當前，通過常規的晶體管尺寸微縮越來越難以獲得理想性能增益，每一次集成電路工藝的進步都凝聚著產業鏈上下各個環節的辛勞成果。加州大學圣迭戈分校研究團隊近期報導了針對CFET這一被認為是3nm以下必然采用的新型晶體管結構進行的前沿研究，探究了晶體管物理結構實現的兩類協同優化技術，其成果有望加速CFET技術的成熟和應用落地。

研究背景

隨著技術節點的不斷進步，已服役十年的FinFET集成電路器件，其工藝單元設計工藝協同優化（DTCO）*由于布線空間和p-n橫向排布間距受限而逐漸達到了工藝微縮的極限。因此，系統工藝協同優化（STCO）*概念被提出來，其典型應用代表是三維結構的Complementary-FET （CFET）晶體管，這種新型結構通過將p-FET堆疊在n-FET上實現工藝單元集成，減少單個工藝單元的面積占用。然而，CFET的標準單元（standard cell，以下采用文中簡稱“SDC”）設計要求從全局考慮以克服堆疊結構帶來的高度限制，從而實現面積多小對晶體管性能最大化增益。

傳統晶體管結構與互補型堆疊晶體管結構

針對CFET結構設計的問題，加利福尼亞大學圣迭戈分校（以下簡稱UCSD）的研究團隊提出了一個基于可滿足模性理論（SMT）的CFET標準單元的綜合架構，解決了后端布局布線的優化問題。其成果以以“Complementary-FET （CFET） Standard Cell Synthesis Framework for Design and System Technology Co-Optimization Using SMT”為題發表于IEEE Transactions on VLSI Systems，UCSD計算機科學與工程學院與電子計算機工程學院聯合團隊的Chung-Kuan Cheng（陳中憲）、Chia-Tung Ho、Daeyeal Lee， Bill Lin， and Dongwon Park五人為共同通訊作者。

*設計工藝協同優化，全稱Design Technology Co-optimization，是指芯片設計與制造共同合作，合作適配最適合芯片設計的晶體管結構和工藝的整體優化方案，以達到器件PPAC最優解的一種研發合作模式。

*系統工藝協同優化，全稱System Technology Co-optimization，是指在系統集成層次進行優化的技術概念，一般STCO與系統級設計意義相近，即在先進封裝中實現對die-to-die互連線路的微縮優化，而本文中討論的則是單元（Cell）級內部線路優化和后道工藝中區塊級（block-level）布線優化。

*Complementary-FET，一種新型晶體管結構，通過在垂直方向堆疊p型和n型晶體管實現CMOS結構。

*標準單元，standard cell是數字集成電路設計中最基本的邏輯單元。

*可滿足模性理論，Satisfiability Modulo Theories，簡稱SMT，數學理論概念，在SAT布爾表達式（由運算符AND、OR、NOT和“（）”構成，又稱命題邏輯公式）可滿足性理論基礎上拓展了其他一階邏輯表達式，常用于計算機科學領域研究。

研究內容

UCSD研究團隊開發了一個自動化CFET SDC綜合微縮框架，該框架支持track數量減少、設計規則改變和晶體管堆疊方案，優化了不同CFET SDC結構和設計規則，在以布通率為導向的研究思路下，最大限度利用了pin可達性（pin accessibility）和布通率（routability）。

除此之外，團隊還研究了集成CSP問題*的SMT解決方案、針對MPL（最小I/O引腳長度）和MPO（最小I/0引腳孔）的單元優化技術等工作，并分析了p-on-n和n-on-p結構下2-4T布線高度*對于器件結構的影響并與傳統晶體管結構進行了對比，以及DTCO在前沿技術節點中各類優化手段與后端工藝實現結果的相互作用。

*CSP問題，全稱Constraint Satisfaction Problem，中文意為約束滿足問題，CSP問題將其問題中的單元（entities）表示成在變量上有限條件的一組同質（homogeneous）的集合， 這類問題透過“約束補償方法”來解決，是人工智能和運籌學的熱門課題。

*布線高度，指一個標準單元的高度，用“數字+T”來表示，T指track，電信號的傳輸線路必須走在track上，數字表示track數量，即單元高度內允許布線的數量。

優化方案的整體框架

單元和模塊級的面積縮放增益對比：

左為單元面積變化；右為模塊級面積變化

研究團隊通過實驗發現與傳統晶體管結構相比，微縮至3.5T高度的CFET結構的平均單元面積和金屬長度分別減少了10.94%和21.27%，模塊級平均面積減少了15.10%，并且大幅降低了DRV（Design Rule Violation）。

前景展望

文章介紹了沿著當前先進制程主要的三大實現路徑，即：新器件結構、DCTO協同優化和系統級設計三個方向，針對CFET以及實現這一前沿新型晶體管結構性能增益必要的兩大協同優化技術進行了探究。繼IMEC等研究領域的排頭兵提出和驗證了新結構的可行性，業界已經認可了CFET的應用前景并全面跟進，包括英特爾、臺積電-臺灣TSRI-日本AIST、應用材料等企業和研究機構都開始著手布局相關的研究和技術儲備，在常規的晶體管尺寸微縮越來越難以獲得理想的性能增益的情況下，每一次集成電路工藝的進步都凝聚著產業鏈上下各個環節的研究成果，我們也期待著CFET等新技術的研發成功和應用落地那一天盡快到來。

原文標題：科研前線 | 未來會來嗎？摩爾定律大殺器CFET研究又有新成果

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責任編輯：haq