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前言

1、為什么做chiplet

2、Chiplet 的歷史與現狀

2.1 AMD

2.1.1 EPYC （Naples）

2.1.2 EPYC （Rome）

2.1.3 Ryzen （Matisse）

2.2 Intel

2.2.1 Altera Stratix 10 FPGA

2.2.2 Lakefield SoC

2.2.3 Barefoot the Tofino 2 chip 7nm plus chiplet switch ASIC

2.3 Xlinix

2.4 Marvell Mochi

2.5 Hisilicon

2.6 HBM

3、Chiplet 的技術挑戰

3.1 Interconnect interface 的標準化

3.1.1 DARPA Chips 項目

3.1.2 OCP ODSA

3.1.3 OIF，JEDEC，CCIX 和其它

3.2 封裝技術

3.2.1 MCM - Multi Chip Module

3.2.2 Interposer

3.2.3 TSV

3.2.4 TSMC CoWoS

3.2.5 Fan-Out Wafer-level packaging

3.2.6 InFo WLP and fan-in WLP

3.2.7 Samsung FOPLP

3.2.8 Intel EMIB

3.2.9 Intel Foveros

3.2.10 價格與性能的折衷

3.2.11 高價值小批量的芯片

3.2.12 大規模生產類型的芯片

3.3 KGD&測試

3.4 EDA 工具

3.5 多供應商的電源，功耗管理問題

4 Chiplet 的商業模式挑戰

1、為什么做chiplet

這一輪chiplet 的風潮，是AMD 引領的。但是絕對不僅僅影響AMD，而是沖擊了整個半導體行業。

其實chiplet 不算是新概念，早在Marvell 在2016 年公布Mochi 架構之前，2014 年海思與TSMC 的CoWoS 合作產品就上了新聞。

為什么要做chiplet，站在不同的位置，動機肯定不同。但是有一點有意思的地方，這是一個以fab 的角度，解決摩爾定律失效問題的方案，雖然TSMC 并沒有把chiplet 當作一個新技術突破，而是把interposer 當作新技術突破，但半導體業界的其它公司的立場各不一致。Marvell 最初說的是Mask 太貴，Xilinix 是突破die size 上限（可怕的FPGA 公司），AMD 說良率問題，Intel 上來就是mix-and-match，而Darpa，Facebook，要的是第三方

chiplet 的開放繁榮市場。

站在Fab 的位置，高良率的收益顯著，即使算上封裝的開銷，其次可以不同工藝節點的die 混封，有利于最新工藝的銷售。而且如果把memory 與logic 單元封裝在一起，無論是性能，功耗，還是尺寸大小方面的收益，其實還有管腳（pin）的收益，都是巨大，當然，這種情況下，價格就小貴了。

因此單純從生產角度看，大型最先進工藝的芯片，或者對性能，功耗和尺寸有超高要求，而價值比較高的芯片，適合做chiplet 的設計。

Chiplet 是針對超貴芯片的一種相對省錢設計，在初期。

站在2014 年左右開始chiplet 計劃的fabless 的芯片設計公司角度看，如果公司內部的產品線復雜，例如海思，Marvell，而每一個產品的數目不巨大（Marvell 的VP，公開抱怨過蘋果與三星，這種公司殺入半導體設計產業，造成出貨量驟減，新工藝又貴），chiplet 的重用性的好處巨大。

在2016 年，Darpa 啟動的Chips 項目，把這種chiplet Reuse 的想法，推到了整個產業界面前。

但是AMD 的EYPC 系列的成功，才真正讓chiplet 進入主流業界視線。

更多的玩家進入，更多的設計樣本，推動成本的下降，成本的下降推動chiplet 生態發展。chiplet 的發展前景如何，特別是獨立第三chiplet 供應商的商業模式是否成立，誰會從中獲益，誰會被產業鏈優化出局，現在尚未可知。

特別是互聯網公司的介入，讓這個本身就具有顛覆行業能力的技術，更為特出的重要。

2、Chiplet 的歷史與現狀

本來應該按時間順序寫，但是我想想，按照公司來寫，其實參考性更高。一個公司的發展路徑，是一個公司和它的上下游合作伙伴的智慧結晶。半導體行業的架構師，多數拿著超過市場平均價的高薪，規劃著5 年，甚至10 年的路標，真是集智慧，對行業理解，和對行業影響力為一身的強者工作。

而chiplet 起初是fab 為了解決fab 中的一些問題而提出來的方案，而且技術突破的難點都在fab 側。因此我把fab 的技術發展列為技術挑戰，而不是歷史。

2.1 AMD

2.1.1 EPYC （Naples）

EPYC 是AMD 在服務器CPU 市場上的翻身帳開始，在發布會上，AMD 明晃晃的提出打破摩爾定律的限制，這個來自fab 的說法。

每個EPYC 處理包括4 個Zeppelin die，使用的還是2D 的 MCM （Multi-chip module）封裝。

AMD 的革命性 the Infinity Fabric，不僅僅是die-to-die 的互聯總線，還是

processor-to-processor 的互聯總線。從這里也可以看出來，cache coherent 互聯總線設計，和CPU 的設計關系緊密，凡是 cache coherent 互聯總線的標準背后都有家CPU的設計公司。

AMD EPYC 1st Gen

Zeppelin die 包含2 個core complex-CCX。一個Zeppelin die 做桌面產品，2個Zeppelin die 做高端桌面產品， 4 個Zeppelin die 就是服務器產品。

Zeppelin Die

單獨看，每個Zeppelin die 都包括單獨的memory， IO complex，infinity

Fabric 的控制與接口，下圖更清晰一點。每個Zeppelin die 是213mm^2，4 個die 就是852mm^2。AMD 給了如果用一個single chip 設計的話，die 的大小大約就是777mm^2，也就是說有10%的面積損耗，但是777mm^2 非常接近reticle limit size 了。

名詞解釋 reticle limit size，這是光刻機能夠處理的最多的尺寸。對于193i

immersion steppers 這個限制就是33*26， 856mm2， TSMC 的12nm 工藝，估計TSMC 會設置成815 這類數字。

對于單一產品的生產測試，良率，最后的價格，我相信，AMD 的工程師與架構師一定反復核算過。Intel 的工程師與架構師采取冗余設計來保護single chip 設計，這也是同一個die，有不同的核數的原因。這兩種方式都是在提高良率，降低制造成本，以損失性能的代價。

但是如果從公司層面看，對于研發成本，一個Zeppelin die 可以覆蓋服務器和桌面兩個市場，這個收益明顯。想想AMD $6.48 billion 的收入，與Intel 的$70.848billion，合情合理。［TSMC 臺積電的2018 收入是US$32.47 billion］

其實從Intel 的lakefield 上看，10nm CPU/GPU die 加 22nm 的I/O die，尺寸上的收益明顯，重用22nm 的I/Odie，對于開放成本，時間，相比收益也是不錯的。

EPYC（Naples）的架構

最后放一張chiplet 的代價。

EPYC（Naples）內部帶寬

2.1.2 EPYC （Rome）

Rome 的設計，甚至比Naples 還難做決定。要提高IPC，要雙倍性能。

而且不能再一個die，同時兼顧服務器和PC 市場。AMD 試圖在一個chiplet 上加倍核數（就是說要設計一個400+mm^2），然后保持4 個die 的設計，然而向現實妥協的結果是9個die 的設計。

而且從一個chiplet 上包含內存控制器，I/O 和Infinity 互聯的接口，轉變為有一個中央集中式I/O 和內存控制器die，而且這個集中IOD 仍然有14nm 工藝，CCD 仍然保持8 個核的設計。8 個CCD die，一個IOD，最高核數為64 個。

每個CCD 上的核數，可以根據良率變化，每個SKU 上的chiplet 數目也可以選擇，因此真正最終產品的核數，有多種組合。

好消息是Rome 的下一代Milan 仍然是9die 的設計，有點tock 的意思。而且I/Odie 看起來變化不大，不知道是不是重用舊設計，僅僅升級工藝，但是Milan 的CCD 的設計有增強。這也是chiplet 設計的好處，不同的die 可以分離演進。服務器的IOD 和Client 的IOD 也演進為兩個設計。

Rome 的CCD 的面積是74mm2，包括了3.9B 的transistors。對比Zepplin 的CCX面積大約是88mm2，2.8B 的transistors，感覺改進還是巨大的，7nm 的工藝進步也是顯著的。

Rome 的IOD 有125mm2，

EPYC（Naples）與 EPYC （Rome）

EPYC （Rome）

AMD Chiplet 設計路標

2.1.3 Ryzen （Matisse）

我這里并不想過多的分析Ryzen，只是想指出，Ryzen 產品線重用了 EYPC Rome 的CCD。只是單獨配了一個Client IOD。

對于產品線復雜的公司，chiplet 設計，極好的降低了總研發費用。

Ryzen （Matisse）架構

Ryzen （Matisse）

2.2 Intel

Intel 真是一個復雜的公司，首先，它可不是fabless，它是唯一一家有fab 的半導體設計公司。真心想知道，它的這種超強商業模式，在這輪chiplet 浪潮中，會不會受影響呢。

前面有說， chiplet 是fab 主導開始的，解決最新工藝貴，且良率低，或者超大芯片到達物理極限的問題的。Intel 在fab 技術和制定業界標準上都強，EMIB， HBM 的3D 封裝， AIB 的總線， Foveros，CXL 這些都是Intel 的出品。

2.2.1 Altera Stratix 10 FPGA

Stratix 10 是Intel 第一款使用EMIB 的設計，中心是FPGA die，周圍是6 個

chiplet。4 個高速transceiver chiplet 和2 個高帶寬memory chiplet。這6 個chiplet，是來自三個不同fab 的6 個不同工藝chiplet，用來證明不同fab 之間的強大互操作性。

Stratix 10

2.2.2 Lakefield SoC

Stratix 10 是用的EMIB，所謂的2.5D 封裝技術， Lakefield 親孩子，就是用上了3D 封裝，當然Intel 重新給它了一個名字Foveros。

Lakefield 架構

Lakefield 有兩個技術有趣點，一是不同核的big.little 混合架構，二是

chiplet 設計，一個compute die，一個base die。Base die，主要是I/O 功能，性能不敏感，因此可以用22nm 工藝，而混合了大小CPU 核，IPU，GPU 的compute die，會持續演進，用7nm，5nm 工藝。

3D Foveros 封裝技術，從名字上可以感覺一二，我們留到技術挑戰那章再講。

2.2.3 Barefoot the Tofino 2 chip 7nm plus chiplet switch ASIC

這是Ethernet Switch（以太網交換機）市場的第一款分離為chiplet 的設計，broadcom 的7nm Trident 4倒是還是單片設計。

Switch ASIC 長期以來都是把模擬和邏輯部分放在一起設計的，模擬部分，其實和邏輯部分，演進的時間表完全不同。如果是單芯片設計，模擬部分也不得不隨著邏輯部分的工藝演進前進。如果采用chiplet 分離設計，例如Barefoot 的模擬部分，采用老一點的工藝，Barefoot 沒有透露，因此大家從28nm，16nm，12nm 都有猜，邏輯部分則是最新的7nm 工藝。

Chiplet 不僅僅帶來了模擬部分的工藝節省，而且還可以通過不同的chiplet 配置，來提供不同的SKU。對比傳統的單片設計，干脆disable 一部分芯片的方式，這種chiplet 就經濟實惠多了。

Barefoot 的Tofino2

想想Barefoot 的startup 出身，猜有chiplet 的設計，也算是順理成章。

2.3 Xlinix

講chiplet FPGA 公司必須有名字。FPGA 公司因其屬性和高利潤性，一直是各種先進工藝的率先使用者。而FPGA 一開始采用Chiplet 方案，就是為了打破fab 的物理限制，做超大芯片。

講真，其實所有AISC 的新應用領域，都是從FPGA 的設計開始的。

2011 Virtex-7 2000T 就是4 個die 的chiplet 設計。文獻20 中的Xilinx 的白皮書，是比較好的對于chiplet 技術的一個探討。Chiplet 并不是一個新技術，只是在新工藝節點越來越貴，競爭越來越激烈的半導體市場上，又重新被廣泛應用了而已。

Xilinx 號稱提供業界唯一的同構和異構的3D IC。

virtex-7 系列

2.4 Marvell Mochi

Marvell 提出Mochi 概念，最大的驅動力是降低成本，模塊化芯片設計，像LEGO 那樣，提高模塊的重用性。借助基本模塊的重用，還能在保持靈活性的同時，加快新產品的上市時間。

Mochi 應用的案例智能手機

2015 年當時的Marvell CEO Sehat Sutardja 估計到2018 年開一個Mask 的價格是$10million （我也不知道這個價格，是不是對，知道的同志們，可以吱一聲），因此要有25M 的出貨量的產品，ROI 才合算。不知道大家對25M 這個數字是否有感覺，但是基本上，服務器（約12M），4G 基站（約7M），汽車（86M）這種市場就不用考慮最新工藝了。

芯片研發成本

Marvell 采用了Kandou Glasswing IP 作為die-to-die 的接口，而Kandou 依然非常活躍在chiplet 的互聯標準組織中。但是這個chiplet 互聯標準，是一個新生態的核心標準，競爭者眾多。

2.5 Hisilicon

海思的第一片公開的chiplet 設計，就是2014 年TSMC 16nm FinFet 網絡芯片。這個時間，這個工藝，這個CoWoS，都是閃閃亮的頂配。

圖2.16 CoSoW

海思因為其屬性，公開消息并不多。往往是因為合作伙伴，需要展示自己的技術突破，海思才被迫營業，站臺示眾。這個海思1616 就是這樣掛在TSMC 的網站上的。

晟騰910 的8 個chiplet 設計，融合了HBM die，邏輯部分與I/O 部分分離，兩個dummydie，超大總die size 等特點。也算是業界標桿性設計。

17 Ascend910

2.6 HBM

HBM 從設計開始就是3D 封裝的，因此有些討論chiplet 的文章，并不包括HBM。但是在我看來，凡是采取多die 封裝的，都算是chiplet 的范疇。Memory die 也是chiplet，而且memory 公司賣Known good die 的歷史蠻長。

2016 年 AMD Radeon R9 Fury X 是第一個采用HBM 的芯片。Nvidia 緊隨其后。

Fujitsu 的PostK supercomputer 設計，也采用了CPU die 與HBM 一起封裝的設計，因此A64FX 芯片的管腳，要比一般的芯片精簡不少。

3、Chiplet 的技術挑戰

先坦白的說，出來接口標準這一節以外，這一章，我也是外行。而且說起標準這事，我也只熟悉幾個。

我給大家把資料備齊，大家鑒別著，當參考材料讀一下吧。

3.1 Interconnect interface 的標準化

互聯接口標準化重要么？僅僅在需要對接來自不同廠家的chiplet 的時候，才重要。一個公司內部，他們自己心里有數就好。

現有接口能解決這個問題么？其實能的，如果不追求高帶寬，低延遲，這類性能指標。回想一下前面的案例，邏輯die 和IO die 之間，需要什么接口？

3.1.1 DARPA Chips 項目

DARPA 先講了一個與商業芯片公司不同的動機，就是如何降低高研發成本，特別是對于量不大的應用。DARPA 用的芯片，估計量也大不到哪里去，卻不得不用啊，商業市場的那套“走量”的生意模式，這里肯定是不行的。

可以如logo 一樣拼接組合的chiplet，肯定是一條出路。

CHIPS 項目的一個重大成果就是Intel 的AIB（ Advanced Interface Bus），這是一個royalty free 的chiplet-to-chiplet （or die-to-die）的物理層接口標準。Intel Stratix 10 FPGA 用的就是AIB 接口。

（在github 上找得到代碼的項目，才是真。開源項目）

但是有意思的是2018 年開始的ERI 電子復興計劃第二期中的3DSoC Three Dimensional Monolithic System-on-chip 3D 單芯片系統。

DARPA ERI

3.1.2 OCP ODSA

相對于DARPA 糾結的哪些閃光的logo 們，OCP 的ODSA 工作組相對平民化很多，當然， Global Foundries 在鎮場子。ODSA 把die-to-die 的層次。而且ODSA 把chiplet marketplace 的口號提了出來。

這個和DARPA 解決量小芯片項目的目的是不同的。

Chiplet 市場這件事，如果做得好，可以改變產業界的分工合作關系。所謂的優化供應鏈，就是新的一輪洗牌。

ODSA 的接口標準，分層概念提的很清晰，CCIX+PCIe 也是看熟悉。但是如果試圖包括一切，標準的統一性就不會好，用來對接的標準不

OCP ODSA

3.1.3 OIF，JEDEC，CCIX 和其它

OIF 有一些關于die-to-die 的討論（看了看，不算明白）。JEDEC 一直出memory 接口標準的。歷史上一個好標準，被借用在其它地方的事情也時有發生。Memory 業界一直出好標準。

還有一些公司，就不搞什么標準，直接上產品，例如Cadence Ultralink D2D PHY IP ，Synopsys 新出的 DesignWare die to die PHY IP 簡單，高效，我喜歡。

物理層，把chiplet 對接在一起。而在物理層之上，有兩種類型傾向的語以接口，I/O 類型的和memory 類型的。保持一致性，以硬件復雜換取軟件簡單？還是不保持一種性追求高效。ARM，AMD 一開始支持的CCIX，與Intel 主導的CXL，哪個能成為chipet-tochiplet的主流標準？目前尚未有結論。