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　　Vivado設計套件，是FPGA廠商賽靈思公司2012年發布的集成設計環境。包括高度集成的設計環境和新一代從系統到IC級的工具，這些均建立在共享的可擴展數據模型和通用調試環境基礎上。

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vivado技術

VIVADO軟件使用問題總結

【關鍵問題！！！！重要！！！】VIVADO會在MESSAGE窗口出提示很多錯誤和警告信息！

2023-12-15 標簽：軟件 IP核 Vivado 2146 0

Vivado常見Warning問題解決方法

在約束文件XDC（SCOPED_TO_REF、SCOPED_TO_CELLS）中使用“create_clock -name”約束時，在打開綜合設計或實現...

2023-12-15 標簽：信號端口 Vivado 2985 0

如何使用SystemC做RTL和C/C++的聯合仿真呢？

當FPGA開發者需要做RTL和C/C++聯合仿真的時候，一些常用的方法包括使用MicroBlaze軟核，或者使用QEMU仿真ZYNQ的PS部分。

2023-12-13 標簽：VHDL語言 RTL C++語言 1354 0

Vivado創建不包含源文件的IP

有時候我們想參考官方的源碼，但是有些IP怎么也找不到官方的源碼，具體原因是什么呢？

2023-12-06 標簽：IP 源碼 Vivado 1116 0

怎樣單獨使用modelsim仿真xilinx呢？

直接在modelsim軟件內執行.do文件進行仿真，不通過vivado調用modelsim，vivado僅用于生成IP核。

2023-12-04 標簽：Xilinx Vivado MODELSIM仿真 1572 0

Vivado與ISE同時運行出現的奇怪現象

近幾天調試開發板，主芯片是XC7A100T，用Vivado給開發板下載bit文件，正常工作。

2023-12-04 標簽：FlaSh ISE Vivado 1053 0

為多個Vivado工程復用遠程IP高速緩存

在設計周期中，您可保留多個版本的工程，這些工程使用相同的 IP 和相同的配置。重新運行整個工程會導致每次都要重新生成 IP，很費時間。

2023-12-01 標簽：高速緩存編譯腳本 791 0

Vivado中DONT TOUCH該如何使用？

在FPGA編碼中，經常會遇到一些信號、模塊等被綜合工具優化，而有些信號恰恰是我們需要的，或者需要觀測的，針對這種情況，DONT TOUCH可以滿足我們的...

2023-11-30 標簽：fpga Vivado 2067 0

物理約束實踐：I/O約束

I/O約束（I/O Constraints）包括I/O標準（I/OStandard）約束和I/O位置（I/O location）約束。

2023-11-18 標簽：fpga Xilinx 引腳 1175 0

如果IP已經采用OOC綜合那么是否可以將其修改為Global綜合方式？

相比于Project模式，Vivado Non-Project模式可以提供用戶更多的控制權，進而用戶可以自主管理整個編譯流程

2023-11-16 標簽：fifo CLK Vivado 1241 0

使用JTAG仿真器在vivado環境下抓信號時報錯咋辦？

在使用JTAG仿真器在vivado環境下抓信號時，報如下錯誤:

2023-11-14 標簽：仿真器 JTAG hub 4613 0

觸發器的應用案例

今天群友遇到一個在綜合的時候報錯ambiguous clock in event control的問題，我們就來看看一個always塊會生成什么樣的電路。

2023-11-13 標簽：觸發器代碼時鐘信號 1339 0

基于Vivado的IBIS文件導出

作為一個資深的FPGA工作者，相信大家對于IBIS模型并不陌生；IBIS模型在進行系統設計時節省時間和降低成本是很關鍵的。在原型制作之前，系統設計人員可...

2023-11-10 標簽：fpga 傳輸線 IBIS模型 3364 0

DFX設計如何分析

選項-complexity聚焦在設計的資源使用情況，會給出指定RP下各RM的資源使用情況，同時給出各RM之間相比各種資源使用量的最大值，這需要用到選項-...

2023-11-09 標簽：時鐘時序 Vivado 696 0

Vivado2018版本中Modelsim的配置

Vivado自帶的仿真工具在一些基本功能的仿真測試時是可以滿足的，但如果你的工程較為龐大，那么自帶的仿真工具將有些勉強，除了在數據輸出方面的卡頓，在仿真...

2023-11-08 標簽：Cadence ModelSim 模擬器 2055 0

VGA接口驅動設計

VGA（Video Graphics Array）視頻圖形陣列是IBM于1987年提出的一個使用模擬信號的電腦顯示標準。VGA接口即電腦采用VGA標準輸...

2023-10-26 標簽：fpga 接口 VGA 1355 0

聊聊SOC設計質量相關的規范

module name需要包含一定的功能展現，什么意思呢，比如要設計address remap，你就叫XXX_addr_remap或者XXX_addr_...

2023-10-20 標簽：fpga SoC設計狀態機 570 0

FPGA零基礎之Vivado-超聲波驅動設計

聲音是我們日常生活中不可缺少的一種信號，在傳遞信息的同時，也在生活中的各個領域有較多的應用。

2023-10-18 標簽：驅動器 FPGA設計接收器 991 0

【FPGA】SRIO IP核系統總覽以及端口之Messaging Port介紹

消息傳遞端口是可選接口（消息也可以組合到I / O端口上，并使用Vivado集成設計環境（IDE）設置視為寫入事務）。單獨的Messaging端口遵循I...

2023-10-10 標簽：fpga 接收機 Vivado 1406 0

Vivado那些事兒：節省編譯時間系列文章

雖然想必您知道，在綜合或實現階段，增量運行可以從參考文件中讀取和復制信息，但僅在某些階段中能節省時間，如果網表發生大量更改，其中引用的內容就會減少，編譯...

2023-10-09 標簽：fpga 編譯 Vivado 2938 0

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