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FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。
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按鍵作為一種機械開關(guān),在進行按鍵操作時,機械接觸點的彈性及電壓突變等原因,在機械開關(guān)合閉的時候會出現(xiàn)電壓抖動,因此在實際的應(yīng)用當中需要做一定的處理。
2023-04-27 標簽:FPGA設(shè)計觸發(fā)器FPGA芯片 1790 0
FIFO(First In First Out )先入先出存儲器,在FPG設(shè)計中常用于跨時鐘域的處理,F(xiàn)IFO可簡單分為同步FIFO和異步FIFO。
2023-04-25 標簽:FPGA設(shè)計存儲器FIFO存儲 4332 0
如何利用Tcl在Vivado中實現(xiàn)定制化的FPGA設(shè)計流程?
FPGA 的設(shè)計流程簡單來講,就是從源代碼到比特流文件的實現(xiàn)過程。大體上跟 IC 設(shè)計流程類似,可以分為前端設(shè)計和后端設(shè)計。
2023-04-23 標簽:FPGA設(shè)計TCLCache 2279 0
什么是ECO?ECO的應(yīng)用場景和實現(xiàn)流程
ECO指的是 Engineering Change Order ,即工程變更指令。目的是為了在設(shè)計的后期,快速靈活地做小范圍修改,從而盡可能的保持已經(jīng)驗...
2023-04-23 標簽:dspFPGA設(shè)計IC設(shè)計 5850 0
速度和面積一直都是FPGA設(shè)計中非常重要的兩個指標。所謂速度,是指整個工程穩(wěn)定運行所能夠達到的最高時鐘頻率,它不僅和FPGA內(nèi)部各個寄存器的建立時間余量
2023-04-10 標簽:FPGA設(shè)計存儲器時鐘 1560 0
如果SoC設(shè)計規(guī)模小,在單個FPGA內(nèi)可以容納,那么只要系統(tǒng)中的FPGA具有所SoC所設(shè)計需要時鐘的數(shù)量
2023-04-07 標簽:FPGA設(shè)計分頻器SoC芯片 1033 0
當SoC系統(tǒng)的規(guī)模很大的時候,單片F(xiàn)PGA驗證平臺已經(jīng)無法容納這么多容量,我們將采取將SoC設(shè)計劃分為多個FPGA的映射。
2023-04-06 標簽:FPGA設(shè)計TDMSoC系統(tǒng) 936 0
FPGA設(shè)計的五個主要任務(wù):邏輯綜合、門級映射、整體功能邏輯布局、邏輯資源互連布線,最后生成FPGA的bit流
2023-04-06 標簽:FPGA設(shè)計EDA工具SoC芯片 1089 0
如何建立適合團隊的FPGA原型驗證系統(tǒng)平臺與技術(shù)?
FPGA原型驗證在數(shù)字SoC系統(tǒng)項目當中已經(jīng)非常普遍且非常重要,但對于一個SoC的項目而言,選擇合適的FPGA原型驗證系統(tǒng)顯的格外重要
2023-04-03 標簽:FPGA設(shè)計存儲器RAM 1479 0
ChatGPT能否幫助FPGA設(shè)計彌補能力的缺失呢?
科技即生產(chǎn)力,最近,OpenAI 發(fā)布了 ChatGPT,在各大論壇和許多網(wǎng)站上受到了廣泛關(guān)注,ChatGPT是由 OpenAI 提出的大型預訓練語言模.....
2023-03-25 標簽:FPGA設(shè)計HDLOpenAI 1576 0
FPGA設(shè)計中的反饋路徑可以怎么優(yōu)化呢?
在FPGA設(shè)計中,我們可能會碰到這樣的路徑,如下圖所示。圖中兩個輸入數(shù)據(jù)為64位,寄存一拍后給到二選一MUX的數(shù)據(jù)輸入端
2023-03-24 標簽:FPGA設(shè)計寄存器Verilog 1625 0
時鐘的時序特性主要分為抖動(Jitter)、偏移(Skew)、占空比失真(Duty Cycle Distortion)3點。
2023-03-16 標簽:FPGA設(shè)計RAM時序分析 2084 0
FPGA基礎(chǔ)設(shè)計之使用邏輯門和連續(xù)賦值對電路建模
使用邏輯門和連續(xù)賦值對電路建模,是相對詳細的描述硬件的方法。使用過程塊可以從更高層次的角度描述一個系統(tǒng),稱作行為級建模(behavirol modeling)。
2023-02-08 標簽:FPGA設(shè)計編碼器Verilog 641 0
介紹一種ISE聯(lián)合仿真轉(zhuǎn)換為Moldelsim單獨仿真的方法
找到仿真頂層的tb文件,cut_through_top_tb。
2023-01-29 標簽:FPGA設(shè)計asicModelSim 1697 0
利用FPGA的可編程能力以及相關(guān)的工具來準確估算功耗
AMD-Xilinx在20nm & 16nm節(jié)點Ultrascale系列器件使用FinFET工藝,F(xiàn)inFET與Planar相比在相同速度條件下...
2022-12-29 標簽:FPGA設(shè)計asic晶體管 1839 0
FPGA設(shè)計硬件語言Verilog中的參數(shù)化
FPGA 設(shè)計的硬件語言Verilog中的參數(shù)化有兩種關(guān)鍵詞:define 和 paramerter,參數(shù)化的主要目的是代碼易維護、易移植和可讀性好。
2022-12-26 標簽:FPGA設(shè)計VerilogC語言 951 0
當然,任何編程語言的學習都不是一朝一夕的事,經(jīng)驗技巧的積累都是在點滴中完成,F(xiàn)PGA設(shè)計也無例外。下面就以我的切身體會,談?wù)凢PGA設(shè)計的經(jīng...
2022-10-25 標簽:FPGA設(shè)計HDL編程語言 1020 0
在SpinalHDL 1.7.0版本里,在仿真方面開始支持了VCS,這解決了在FPGA設(shè)計里采用Verilator時無法仿真廠商IP的問題。
2022-10-18 標簽:FPGA設(shè)計DDRVCS 1069 0
軟件仿真(Simulation),F(xiàn)PGA原型驗證(FPGA Based Prototyping)和硬件仿真加速(Emulation)這三種有效的功能驗...
2022-10-10 標簽:FPGA設(shè)計RTLAHB總線 1871 0
增量實現(xiàn)由兩個流程構(gòu)成:原始流程和增量流程,如圖所示。其中,原始流程提供網(wǎng)表。
2022-10-10 標簽:FPGA設(shè)計RAMDCP 1884 0
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