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FPGA設計之Verilog中clk為什么要用posedge而不用negedge？

Verilog是一種硬件描述語言，用于描述數字電路的行為和特性。在Verilog中，時鐘信號（clk）和線路是非常重要的，它用于同步電路中的各個模塊，確...

2023-10-10 標簽：同步電路 FPGA芯片時鐘信號 4010 0

如何設計一個對按鍵信號進行計數的計數器？

detect_module模塊用于檢測按鍵信號的下降沿，當檢測到下降沿后，輸出一個時鐘周期的高電平。

2023-10-10 標簽：寄存器計數器 CLK 1785 0

仿真測試3：分頻、奇數、偶數

通過一個標志信號作為偶6分頻的工作時鐘（可靠，常用）

2023-10-10 標簽：fpga 寄存器晶振 468 0

單口RAM、同步FIFO、異步FIFO的設計

if((!empty && re)&&(!full && we))// 同時讀寫，計數不變；

2023-10-09 標簽：RAM 二進制 FIFO芯片 695 0

有限狀態機分割設計

有限狀態機分割設計，其實質就是一個狀態機分割成多個狀態機

2023-10-09 標簽：有限狀態機狀態機 fsm 659 0

RT-Thread開發GD32F450添加adc外設

開發板使用的是gd32f450zk，env工具使用的版本是1.3.5，rtthread版本是5.0.0

2023-10-08 標簽：GPIO CLK ADC 1543 0

FPGA設計中的模塊化設計

模塊化設計是FPGA設計中一個很重要的技巧，它能夠使一個大型設計的分工協作、仿真測試更加容易，代碼維護或升級也更加便利。

2023-10-07 標簽：FPGA設計 CLK 1553 0

AD數據轉換-SAR ADC介紹

基本SAR(Successive Approxmation Register)ADC結構中包括采樣保持S&H電路、比較器、DAC、SAR邏輯四個單元。

2023-09-26 標簽：SAR 比較器 CLK 2373 0

使用普通的多路復用器進行切換時鐘會發生什么？

在現代芯片中，芯片運行時有必要在兩個不同的時鐘之間切換。如果我們使用普通的多路復用器進行切換時鐘會發生什么？

2023-09-20 標簽：時鐘鎖存器多路復用器 1616 0

如何使用Verilog硬件描述語言描述時序邏輯電路？

時序邏輯電路的特點是輸出信號不僅與電路的輸入有關，還與電路原來的狀態有關。

2023-09-17 標簽：FPGA設計反相器 D觸發器 3227 0

看看兩個使用Verilog HDL設計的簡單電路

與非門的Verilog 描述如下圖所示，源程序文件的后綴為.v。

2023-09-17 標簽：D觸發器時序邏輯電路 Module 1635 0

LED模組上的芯片都有哪些不同？

LED模組上面有好幾種芯片，每一種芯片所控制的信號和功能都各有不同，下面我們以單個模組控制信號的走向來逐一認識和分析它們的不同。

2023-09-08 標簽：LED芯片鎖存器直流電源 3670 0

異步復位寄存器的0時刻是如何進行賦值的呢？

Verilog規范告訴我們：negedge 事件指的是如表43所示的跳變，發生negedge事件時才會執行操作。那么0時刻，是如何執行操作的呢？

2023-09-07 標簽：寄存器 D觸發器 CLK 1060 0

clock-gating的綜合實現

在ASIC設計中，項目會期望設計將代碼寫成clk-gating風格，以便于DC綜合時將寄存器綜合成clk-gating結構，其目的是為了降低翻轉功耗。

2023-09-04 標簽：寄存器 IC設計 ASIC設計 1947 0

為什么要用Serdes？

在芯片內部，信號一般都是通過并行傳輸的，因為串行傳輸實在是太慢了。

2023-09-01 標簽：CLK I2C協議 ADC采樣 1169 0

數字前中后端都不得不熟練的clock switch設計

插入下降沿觸發的D觸發器，當前已打開的時鐘路徑上的時鐘會在其下降沿之后先關閉，然后待打開時鐘路徑上的時鐘在其下降沿之后即打開。如下所示：從下圖第二個箭頭...

2023-08-29 標簽：D觸發器 Mux CLK 1033 0

淺析異步復位同步釋放與同步復位打拍模塊

異步復位同步釋放：rst_synchronizer.v

2023-08-21 標簽：寄存器延時器同步器 1024 0

寫assertion很痛苦？了解一下SVA Checker Library

請根據這段代碼寫一個assertion檢查 count 每次加5。

2023-08-12 標簽：VCS SVA FIFO存儲 1223 0

set_output_delay的本質是什么？淺談set_ouput_delay時序

set_output_delay是對模塊output信號在模塊外部延遲的約束，本質上EDA工具會根據約束調整內部器件（UFF0）的類型，擺放位置以及組合...

2023-08-12 標簽：EDA工具觸發器延時器 2026 0

如何在VScode中用AI補全V/SV代碼呢？

昨天群里小伙伴說在VScode中用AI寫verilog效果很好。小編以前編輯代碼都是用gvim。抱著學習的心態，我在linux下嘗試了下用VScode寫代碼。

2023-08-03 標簽：Linux系統 I2C總線 CLK 3490 0

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