在芯片內部，信號一般都是通過并行傳輸的，因為串行傳輸實在是太慢了。然而芯片的IO都是串行傳輸的，并行傳輸對于硬件布局實在要求太高了，硬件工程師表示很頭大。而且芯片IO是芯片的重要資源，怎么能讓一組信號占用那么多呢!

芯片之間的串行數據傳輸對頻率很敏感，因為高頻會帶來更大的噪聲干擾、碼間干擾、電磁干擾等，進而導致信號失真。

一般在芯片的低速串行IO，采用不同的沿來發送和接收來避免信號干擾對采樣信號的影響，但是clk頻率都在100M以內，比如SPI協議，I2C協議。

但是當信號頻率到達幾百M或者G以上，通過不同的沿來發送和接收信號，已經不能避免信號干擾的問題了，高頻時鐘受噪聲干擾更為嚴重，到達采樣端已經完全失真了。而且clk與data之間的skew約束更為嚴格，幾乎不可能實現。

圖1：Serdes 結構圖

這個時候就需要應用serdes了，serdes包含了模擬和數字均衡來切實消除噪聲干擾、碼間干擾等。如下圖所示，serdes的RX模擬部分在ADC采樣之前有CTLE（線性均衡）來進行高頻濾波，然后通過ADC采樣模擬電平到數字域，然后通過CDR恢復數字時鐘，通過FFE/DFE進行數字信號均衡，然后進行數據判決，最終將判決后的data輸出給上層。

TX方向將輸入的信號進行FFE均衡，然后輸出給TX模擬部分發出給對端。通過發送端和接收端的一致均衡，來消除信道上未知的干擾。而且serdes可以從接收data里面恢復出采樣時鐘，避免了clk與data之間skew導致采樣時序以及時鐘失真的問題。