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FPGA GTH收發(fā)器實(shí)現(xiàn)了10GBASE-KR與Virtex-7 FPGA的電氣一致性
7系列FPGA GTH收發(fā)器實(shí)現(xiàn)了與10GBASE-KR標(biāo)準(zhǔn)100%的電氣一致性。 在本視頻中,您將看到Virtex?-7 FPGA通過24英寸背板的...
在Vivado設(shè)計(jì)套件中進(jìn)行PCIe遠(yuǎn)程調(diào)試有哪些好處
本視頻將從您介紹在Vivado設(shè)計(jì)套件中通過PCIe進(jìn)行遠(yuǎn)程調(diào)試的好處。視頻詳細(xì)解釋了在所有的硬件組件和軟件組件,以及將XVC(Xilinx虛擬電纜)功...
如何在Zynq處理器上lwIP實(shí)現(xiàn)網(wǎng)絡(luò)功能
了解如何在Zynq處理器上使用輕量級(jí)IP堆棧(lwIP)來實(shí)現(xiàn)網(wǎng)絡(luò)功能。 本次會(huì)議既包括獨(dú)立用例,也包括與流行的輕量級(jí)FreeRTOS操作系統(tǒng)的集成。
2018-11-27 標(biāo)簽:處理器賽靈思操作系統(tǒng) 5476 0
如何使用IPI將PCI Express連接到DDR存儲(chǔ)器子系統(tǒng)上
了解如何使用Xilinx的Vivado IP Integrator(IPI)快速輕松地組合將PCI Express連接到外部DDR存儲(chǔ)器的完整子系統(tǒng)。 ...
在Zynq UltraScale+ MPSoC上Android操作系統(tǒng)移植演示
iVeia演示了將Android操作系統(tǒng)移植到Zynq UltraScale + MPSoC上,以獲取角落和邊緣檢測(cè)濾波器的實(shí)時(shí)視頻和控制系數(shù)。 結(jié)果...
2018-11-26 標(biāo)簽:android賽靈思操作系統(tǒng) 5447 0
Video Frame Buffer IP初學(xué)者入門案例分析
Video Frame Buffer IP 簡(jiǎn)介 Video Frame Buffer Read/Write IP 支持您將視頻數(shù)據(jù)從存儲(chǔ)器域(AXI4...
如何創(chuàng)建具有DMA和DDR3內(nèi)存支持的先進(jìn)PCIe,千兆以太網(wǎng)設(shè)計(jì)
了解連接域特定目標(biāo)設(shè)計(jì)平臺(tái)如何使您能夠創(chuàng)建具有DMA和DDR3內(nèi)存支持的先進(jìn)PCIe,千兆以太網(wǎng)設(shè)計(jì)。
基于BFM測(cè)試和調(diào)試的Zynq SoC設(shè)計(jì)步驟及架構(gòu)詳解
AXI 總線功能建模可簡(jiǎn)化Zynq-7000 All Programmable SoC 組件及子系統(tǒng)的驗(yàn)證工作。本文以賽靈思工具鏈為基礎(chǔ),通過逐步指導(dǎo)...
SoC系統(tǒng)將包括硬件設(shè)計(jì)和軟件設(shè)計(jì)兩個(gè)方面。硬件設(shè)計(jì)會(huì)映射到SoC設(shè)備上的FPGA邏輯資源,而軟件則運(yùn)行在一個(gè)或多個(gè)系統(tǒng)內(nèi)部署的處理器上。
2019-07-26 標(biāo)簽:處理器賽靈思應(yīng)用程序 5317 0
了解如何描述Spartan-6 FPGA中的全局和I / O時(shí)鐘網(wǎng)絡(luò),描述時(shí)鐘緩沖器及其與I / O資源的關(guān)系,描述Spartan-6 FPGA中的DCM功能。
如何使用Xilinx SDK啟動(dòng)電路板及利用Zynq DRAM進(jìn)行測(cè)試
在本視頻中,我們將學(xué)習(xí)如何使用Xilinx SDK啟動(dòng)電路板,利用每個(gè)驅(qū)動(dòng)程序提供的應(yīng)用示例并測(cè)試各種外設(shè)。 我們將詳細(xì)介紹Zynq DRAM測(cè)試,并...
使用Zynq-7000 All Programmable SoC實(shí)現(xiàn)DSP功能的軟件加速
該演示展示了Zynq-7000 All Programmable SoC及其使用NEON引擎或硬件加速來加速軟件的能力。 查看Zynq-7000 So...
賽靈思 Fast Fourier Transform (FFT) IP 具有專用于處理 FFT 輸出中的位增長(zhǎng)的縮放因子。本文旨在提供有關(guān)此 IP 中可...
使用VIVADO對(duì)7系列FPGA的高效設(shè)計(jì)心得
隨著xilinx公司進(jìn)入20nm工藝,以堆疊的方式在可編程領(lǐng)域一路高歌猛進(jìn),與其配套的EDA工具——新一代高端FPGA設(shè)計(jì)軟件VIVADO也備受關(guān)注和飽受爭(zhēng)議。
了解如何在Vivado中執(zhí)行工程變更單(ECO)。 本視頻將向您介紹ECO的常見用例,我們推薦的完成ECO的流程,優(yōu)勢(shì)和局限性,并將演示功能設(shè)計(jì)的ECO。
2018-11-21 標(biāo)簽:賽靈思設(shè)計(jì)瀏覽器 5232 0
Cornerstone Identity公司首席執(zhí)行官兼創(chuàng)始人Larry Wang介紹了個(gè)人身份識(shí)別的ID CAM,它利用Zynq All Progra...
PCI Express系統(tǒng)中DMA的基本功能介紹
本視頻介紹了創(chuàng)建PCI Express解決方案的過程,該解決方案使用新的2016.1 DMA用于PCI Express IP子系統(tǒng)。 視頻的第一部分回...
在Vivado設(shè)計(jì)套件中如何執(zhí)行IO的規(guī)劃
本視頻將指您介紹如何使用Vivado設(shè)計(jì)套件中的交互式“IO Pin Planning”和“Device Exploration”功能。具體來說,IO規(guī)...
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