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Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言：
- 用Verilog HDL描述的電路設(shè)計就是該電路
的 Verilog HDL模型。
- Verilog HDL 既是一種行為描述的語言也
是一種結(jié)構(gòu)描述的語言。
這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應(yīng)的模型類型共有以下五種：
系統(tǒng)級（system）： 用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計模塊的外部性能的模
算法級（algorithmic）： 用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計算法的模型。
RTL級（Register Transfer Level）： 描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。
門級（gate-level）： 描述邏輯門以及邏輯門之間的連接的模型。
開關(guān)級（switch-level）： 描述器件中三極管和儲存節(jié)點以及它們之間連接的模型。
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