FPGA Express將VHDL描述轉(zhuǎn)換并優(yōu)化為內(nèi)部門級等效格式。然后針對給定的FPGA技術(shù)編譯此格式。

　　要使用VHDL，請熟悉以下概念：

　　?硬件描述語言

　　?關(guān)于VHDL

　　?關(guān)于FPGA Express

　　?使用FPGA Express

　　?設(shè)計過程模型

　　美國國防部，作為其超高速集成電路（VHSIC）計劃的一部分，于1982年開發(fā)了VHSIC HDL（VHDL）。VHDL描述了數(shù)字電路設(shè)計的行為、功能、輸入和輸出。VHDL在風(fēng)格和語法上與現(xiàn)代編程語言相似，但包含許多特定于硬件的結(jié)構(gòu)。

　　FPGA Express讀取并解析支持的VHDL語法。第11章，“HDL構(gòu)造”列出了所有VHDL構(gòu)造，并包括為每個構(gòu)造提供的synopsys支持級別。

　　硬件描述語言（HDL）用來描述離散電子系統(tǒng)的結(jié)構(gòu)和行為系統(tǒng).HDLs是為了應(yīng)對日益復(fù)雜的設(shè)計而開發(fā)的。從機器代碼（晶體管和焊料），到匯編語言（網(wǎng)表），再到高級語言（HDL），軟件描述語言的發(fā)展常常有相似之處

　　自上而下，基于HDL的系統(tǒng)設(shè)計在大型項目中最有用，在大型項目中，有幾個設(shè)計師或設(shè)計師團隊在工作高密度脂蛋白提供結(jié)構(gòu)化開發(fā)。在做出了主要的體系結(jié)構(gòu)決策，并且確定了主要組件及其連接之后，可以獨立地進行子項目的工作。

　　HDL通常支持混合級別的描述，其中結(jié)構(gòu)或網(wǎng)表構(gòu)造可以與行為或算法混合描述。使用這種混合級別的功能，可以在高抽象級別上描述系統(tǒng)架構(gòu)；然后逐步將設(shè)計細化為特定的組件級或門級實現(xiàn)。或者，您可以將HDL設(shè)計描述讀入FPGA Express，然后指導(dǎo)編譯器自動合成門級實現(xiàn)。