先來回顧一下有關時序的理論知識，上圖是典型的同步時序模型及其時序圖，由發起寄存器（rega）、組合邏輯、捕獲寄存器（regb）及其中間的走線組成。

　　源時鐘clk到達rega的時鐘端口時，會有一定的延遲，從而形成clka。同理，時鐘延遲到達regb的時鐘端口，形成clkb。Tco為有效數據出現在發起寄存器Q端口所需時間。Tdata為數據延遲，包括組合邏輯延遲和走線延遲。Tsu表示捕獲寄存器建立時間要求。Th表示捕獲寄存器保持時間要求。其中Tco、Tsu和Th是由FPGA的芯片工藝決定的。所以，我們所謂的時序約束，實際上就是對時鐘延遲和Tdata做一定的要求或者干預，其中Tdata由組合邏輯（代碼）及布局布線決定，這也決定了系統最高的工作頻率。

　　時間裕量

　　時間裕量包括建立時間裕量和保持時間裕量（上圖中的setup slack和hold slack）。從字面上理解，所謂“裕量”即富余的、多出的。什么意思呢？即保持最低要求的建立時間或保持時間所多出的時間，那么“裕量”越多是不是就意味著時序約束越寬松呢？應該是這樣的。

　　通俗的講，一個FPGA工程在綜合實現后，是否滿足時序約束，其實就是看所有的捕獲寄存器是否能正確穩定捕獲到發起寄存器發出的數據。如上圖所示，也就是說到達捕獲寄存器的數據輸入端口D（regb/D）的數據要滿足建立和保持時間要求，也就是說在Tsu之前，current data valid就要準備就緒，而在Th之后呢，current data valid還要多維持一段時間。換言之，在Tsu之前以及Th之后多出的這部分時間，我們就稱之為“裕量”，裕量越大，時序越寬松。裕量的大小與時鐘頻率、代碼設計以及布局布線有著緊密的聯系。一個設計的時序報告中，裕量為負數時，表示時序約束出現違例，雖然個別違例不代表你的工程就有致命的問題，但是這是一個風險（時序報告是按照工藝、電壓以及溫度的上下限給出的結果）。當違例數較多，也就意味著設計在實際環境中出現問題的概率也會越大。