何謂靜態(tài)時序分析（Static Timing Analysis，簡稱STA）

　　它可以簡單的定義為：設(shè)計(jì)者提出一些特定的時序要求（或者說是添加特定的時序約束），套用特定的時序模型，針對特定的電路進(jìn)行分析。分析的最終結(jié)果當(dāng)然是要求系統(tǒng)時序滿足設(shè)計(jì)者提出的要求。

　　下面舉一個最簡單的例子來說明時序分析的基本概念。假設(shè)信號需要從輸入到輸出在FPGA內(nèi)部經(jīng)過一些邏輯延時和路徑延時。我們的系統(tǒng)要求這個信號在FPGA內(nèi)部的延時不能超過15ns，而開發(fā)工具在執(zhí)行過程中找到了如圖4.1所示的一些可能的布局布線方式。那么，怎樣的布局布線能夠達(dá)到我們的要求呢？仔細(xì)分析一番，發(fā)現(xiàn)所有路徑的延時可能為14ns、14ns、16ns、17ns、18ns，有兩條路徑能夠滿足要求，布局布線就會選擇滿足要求的兩條路徑之一。

　　因此，有些說法是錯誤的，不分什么情況就說時序不收斂，其實(shí)在不加約束的情況下談時序約束是沒有意義的。

　　附加約束的基本作用：

　　1.提高設(shè)計(jì)的工作頻率

　　對很多數(shù)字電路設(shè)計(jì)來說，提高工作頻率非常重要，因?yàn)楦吖ぷ黝l率意味著高處理能力。通過附加約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時，從而提高工作頻率。

　　2.獲得正確的時序分析報(bào)告

　　幾乎所有的FPGA設(shè)計(jì)平臺都包含靜態(tài)時序分析工具，利用這類工具可以獲得映射或布局布線后的時序分析報(bào)告，從而對設(shè)計(jì)的性能做出評估。靜態(tài)時序分析工具以約束作為判斷時序是否滿足設(shè)計(jì)要求的標(biāo)準(zhǔn)，因此要求設(shè)計(jì)者正確輸入約束，以便靜態(tài)時序分析工具輸出正確的時序分析報(bào)告。