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電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>如何使用FPGA實現16位RISC CPU的設計

如何使用FPGA實現16位RISC CPU的設計

2020-08-17 | rar | 0.39 MB | 次下載 | 免費

資料介紹

  RISC_CPU 是一個復雜的數字邏輯電路,但是其基本部件的邏輯并不復雜,可以將其分成8 個基本部件來考慮:時鐘發生器,指令寄存器,累加器,算術邏輯運算單元,數據控制器,狀態控制器,程序計數器,地址多路器。各部件的連接關系見圖1。其中時鐘發生器利用外來時鐘信號進行分頻生成一系列時鐘信號,送往其它部件用作時鐘信號。各部件之間的相互操作關系則由狀態控制器來控制。

  1. 時鐘發生器

  時鐘發生器CLKSOURCE利用外來時鐘信號clk 生成一系列時鐘信號alu_clk,fetch, 并送往cpu 的其它部件。其中, fetch 是控制信號, clk 的6 分頻信號。當fetch 高電平時,使clk 能觸發cpu 控制器開始執行一條指令;同時fetch 信號還將控制地址多路器輸出指令地址和數據地址。clk 信號還用作指令寄存器,累加器,狀態控制器的時鐘信號。圖2 為時鐘發生器原理圖。時鐘發生器的波形如圖3 所示。

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