筆者詳細(xì)的談?wù)撛S多在整合里會出現(xiàn)的微妙思路，如：如何把計(jì)數(shù)器/定時器整合在某個步驟里，從何提升模塊解讀性和擴(kuò)展性。此外，在整合篇還有一個重要的討論，那就是for，while 和do 。.. while 等循環(huán)。這些都是一些順序語言的佼佼者，可是在Verilog HDL 語言里它們就黯然失色。

　　要在Verilog 要實(shí)現(xiàn)for 和while 等循環(huán)是一個矛盾的作業(yè)，這話何說呢？首先我們可以用Verilog 來模仿for 和while 等循環(huán)，這也是第一章的重點(diǎn)。可是隨著我們深入了解Verilog 各種不同的運(yùn)行模式，模仿就會失去意義。.. 因?yàn)橹灰幸粋€指向步驟的i 再加上一些整合的技巧，怎么樣的循環(huán)我們都可以實(shí)現(xiàn)，這也是第五章的重點(diǎn)。當(dāng)然整合篇所討論的內(nèi)容不單是循環(huán)而已，整合篇的第二個重點(diǎn)是理想時序和物理時序的整合。說實(shí)話，筆者自身也認(rèn)為要結(jié)合“兩個時序”是一件苦差事，理想時序是Verilog的行為，物理時序則是硬件的行為。不過在它們兩者之間又有微妙的“黏糊點(diǎn)”，只要稍微利用一下這個“黏糊點(diǎn)”我們就可以非常輕松的寫出符合“兩個時序”的模塊，但是前提條件是充足了解“理想時序”。

　　整合篇里還有一個重點(diǎn)，那就是“精密控時”。實(shí)現(xiàn)“精密控時”最笨的方法是被動式的設(shè)計(jì)方法，亦即一邊仿真，一邊估算時鐘的控制精度。這顯然是非常“傳統(tǒng)”而且“古老”的方法，雖然有效但往往就是最費(fèi)精神和時間的。相反的，主動式是一種講求在代碼上和想象上實(shí)現(xiàn)“精密控時”的設(shè)計(jì)方法。主動式的設(shè)計(jì)方法是基于“理想時序”“建模技巧”和“仿順序操作”作為后盾的整合技巧。不說筆者吹牛，如果采用主動式的設(shè)計(jì)方法驅(qū)動IIC 和SDRAM 硬件，任何一段代碼都是如此合情合理。

　　雖然在整合篇里還出現(xiàn)不相關(guān)的浮點(diǎn)數(shù)。事實(shí)上，筆者偶爾在尋找資料的時候才發(fā)現(xiàn)浮點(diǎn)數(shù)和Verilog 有關(guān)的參考資料實(shí)在少得可憐。激動下，筆者寫出浮點(diǎn)數(shù)加法器，減法器，乘法器和減法器的現(xiàn)實(shí)原理。這樣做，一是為了補(bǔ)充這方面資料的不足，二是為了最后一章（優(yōu)化和平衡）有足夠的寫作資源。

　　整合篇最后的重點(diǎn)就是模塊的優(yōu)化和平衡。筆者在其中解釋到：在優(yōu)化中常常會出現(xiàn)優(yōu)化偏向的誤點(diǎn)。一般從單片機(jī)過度而來的同學(xué)，都會把優(yōu)化偏向“越快越好”，但是在實(shí)際里， Verilog 的優(yōu)化是“平衡”的：要嘛就是犧牲資源提升操作速度；要嘛就是犧牲操作速度節(jié)省資源；要嘛就是犧牲輸出質(zhì)量來優(yōu)化前兩者。以此類想，最終我們會遇上Verilog 的各種操作模式。

　　在最后筆者還稍微解釋有關(guān)組合邏輯設(shè)計(jì)和轉(zhuǎn)換的知識與技巧。可能是基于建模技巧的優(yōu)勢，筆者設(shè)計(jì)的模塊可以在各種操作模式之間相互轉(zhuǎn)換。總而言之整合篇要討論的內(nèi)容都是在：循環(huán)，組合邏輯，操作模式，理想時序和物理時序之間盤旋的整合技巧。