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      電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>如何采用SystemVerilog來改善基于FPGA的ASI

      如何采用SystemVerilog來改善基于FPGA的ASI

      2010-02-08 | rar | 344 | 次下載 | 2積分

      資料介紹

      如何采用SystemVerilog 來改善基于FPGA 的ASIC 原型
      關鍵詞:FPGA, ASIC, SystemVerilog
      摘要:ASIC 在解決高性能復雜設計概念方面提供了一種解決方案,但是ASIC 也是高投資風
      險的,如90nm ASIC/SoC 設計大約需要2000 萬美元開發成本.為了降低成本,現在可采用
      FPGA 來實現ASIC.但是,但ASIC 集成度較大時,需要幾個FPGA 來實現,這就需要考慮如何
      來連接ASIC 設計中所有的邏輯區塊.采用SystemVerilog,可以簡化這一問題.
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