資料介紹
數據采集系統廣泛地應用于工業、國防、圖像處理、信號檢測等領域。DSP處理器是一種高速的數字信號處理器,藍牙技術作為一種低成本、低功耗、近距離的無線通信技術,已廣泛應用于許多行業和領域[1]。本設計采用了DSP與FPGA協同控制處理,并用藍牙傳輸代替有線電纜傳輸,有效地解決了DSP和FPGA單獨處理的不足與有線電纜傳輸的弊端,大大提高了數據采集處理能力,拓寬了系統在環境較為惡劣或特殊場所的應用。
1 系統硬件設計
1.1 系統總體設計
基于DSP與FPGA的藍牙數據采集系統由下位機和上位機兩部分組成。其中下位機主要由前端傳感器、信號調理電路、ADC模數轉換電路、DSP與FPGA協同處理模塊以及藍牙模塊組成,主要完成前端數據的采集、轉換、處理等功能,并將處理后的數據傳輸給上位機;上位機主要由USB藍牙適配器和PC機組成,完成數據的顯示、監控、存儲等功能,并向下位機發送命令。該系統主要實現現場數據高精度、高速度、多通道實時采集,利用藍牙的無線傳輸特性實現數據的無線傳輸。系統硬件框圖如圖1所示。
本系統中,DSP與FPGA協同控制處理是系統的核心部分,通過動作指令控制前端調理模塊進行數據采集,同時將采集到的數據經DSP和FPGA協同處理,后由藍牙模塊將數據傳輸給上位機,由上位機完成后續的相應處理工作。
1.2 前端調理模塊
前端調理電路主要包括傳感器、信號調理電路、ADC模數轉換模塊。
信號調理電路包括模擬信號調理電路和數字信號調理電路。其模擬信號調理主要實現對模擬信號的緩沖、放大、衰減、隔離、濾波以及線性化等處理,以獲得ADC所需要的歸一化信號;數字信號調理主要完成對數字信號的整形、分頻、隔離、緩沖等處理,以便與FPGA模塊相連。
前端調理電路的核心是模數轉換,對于模擬信號,傳感器采集的信號經調理后需要進行模數轉換,然后與FPGA相連。而數字信號則經過調理后可直接與FPGA相連。模數轉換模塊采用TI公司的高速、低功耗、6通道同步采樣的16位模數轉換器ADS8364。ADS8364采用+5 V工作電壓,具有80 dB共模抑制能力的全差分輸入通道,6個模擬輸入通道(分為A,B,C 3組)可以同時并行采樣和轉換[2]。考慮到FPGA可以靈活地改變時鐘頻率,進而改變系統的采樣頻率,所以ADS8364由FPGA提供時鐘和復位信號,最高頻率為5 MHz,其相應采樣頻率為250 kHz。同時FPGA還為ADS8364提供信號。A/D轉換結束后產生轉換結束信號,通過FPGA引發DSP的中斷。在轉換結束后,FPGA將6個16位的轉換結果讀入SDRAM中。ADS8364的地址/模式信號(A0,A1,A2)決定ADS8364的單通道、周期或FIFO模式的數據讀取方式。將ADD引腳置為高電平,使得讀出的數據中包括轉換通道信息。在系統中,采用FPGA實現ADS8364的接口控制電路,ADS8364轉換數據通過FPGA存在SDRAM中。
1 系統硬件設計
1.1 系統總體設計
基于DSP與FPGA的藍牙數據采集系統由下位機和上位機兩部分組成。其中下位機主要由前端傳感器、信號調理電路、ADC模數轉換電路、DSP與FPGA協同處理模塊以及藍牙模塊組成,主要完成前端數據的采集、轉換、處理等功能,并將處理后的數據傳輸給上位機;上位機主要由USB藍牙適配器和PC機組成,完成數據的顯示、監控、存儲等功能,并向下位機發送命令。該系統主要實現現場數據高精度、高速度、多通道實時采集,利用藍牙的無線傳輸特性實現數據的無線傳輸。系統硬件框圖如圖1所示。
本系統中,DSP與FPGA協同控制處理是系統的核心部分,通過動作指令控制前端調理模塊進行數據采集,同時將采集到的數據經DSP和FPGA協同處理,后由藍牙模塊將數據傳輸給上位機,由上位機完成后續的相應處理工作。
1.2 前端調理模塊
前端調理電路主要包括傳感器、信號調理電路、ADC模數轉換模塊。
信號調理電路包括模擬信號調理電路和數字信號調理電路。其模擬信號調理主要實現對模擬信號的緩沖、放大、衰減、隔離、濾波以及線性化等處理,以獲得ADC所需要的歸一化信號;數字信號調理主要完成對數字信號的整形、分頻、隔離、緩沖等處理,以便與FPGA模塊相連。
前端調理電路的核心是模數轉換,對于模擬信號,傳感器采集的信號經調理后需要進行模數轉換,然后與FPGA相連。而數字信號則經過調理后可直接與FPGA相連。模數轉換模塊采用TI公司的高速、低功耗、6通道同步采樣的16位模數轉換器ADS8364。ADS8364采用+5 V工作電壓,具有80 dB共模抑制能力的全差分輸入通道,6個模擬輸入通道(分為A,B,C 3組)可以同時并行采樣和轉換[2]。考慮到FPGA可以靈活地改變時鐘頻率,進而改變系統的采樣頻率,所以ADS8364由FPGA提供時鐘和復位信號,最高頻率為5 MHz,其相應采樣頻率為250 kHz。同時FPGA還為ADS8364提供信號。A/D轉換結束后產生轉換結束信號,通過FPGA引發DSP的中斷。在轉換結束后,FPGA將6個16位的轉換結果讀入SDRAM中。ADS8364的地址/模式信號(A0,A1,A2)決定ADS8364的單通道、周期或FIFO模式的數據讀取方式。將ADD引腳置為高電平,使得讀出的數據中包括轉換通道信息。在系統中,采用FPGA實現ADS8364的接口控制電路,ADS8364轉換數據通過FPGA存在SDRAM中。
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