PCB設計問題集錦

問：
PCB圖中各種字符往往容易疊加在一起，或者相距很近，當板子布得很密時，情況更加嚴重。當我用Verify Design進行檢查時，會產生錯誤，但這種錯誤可以忽略。往往這種錯誤很多，有幾百個，將其他更重要的錯誤淹沒了，如何使Verify Design會略掉這種錯誤，或者在眾多的錯誤中快速找到重要的錯誤。　 　　
答：
可以在顏色顯示中將文字去掉,不顯示后再檢查;并記錄錯誤數目。但一定要檢查是否真正屬于不需要的文字。

問：
What’s mean of below warning:
(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.
答：
這是有關制造方面的一個檢查，您沒有相關設定，所以可以不檢查。

問：
怎樣導出jop文件？
答：
應該是JOB文件吧？低版本的powerPCB與PADS使用JOB文件。現在只能輸出ASC文件，方法如下
STEP：FILE/EXPORT/選擇一個asc名稱/選擇Select ALL/在Format下選擇合適的版本/在Unit下
選Current比較好/點擊OK/完成
然后在低版本的powerPCB與PADS產品中Import保存的ASC文件，再保存為JOB文件。

問：
怎樣導入reu文件？
答：
在ECO與Design 工具盒中都可以進行，分別打開ECO與Design 工具盒，點擊右邊第2個圖標就可以。
問：
為什么我在pad stacks中再設一個via:1(如附件）和默認的standardvi(如附件）在布線時V選擇1，怎么布線時按add via不能添加進去這是怎么回事，因為有時要使用兩種不同的過孔。
答：
PowerPCB中有多個VIA時需要在Design Rule下根據信號分別設置VIA的使用條件，如電源類只能用Standard VIA等等，這樣操作時就比較方便。詳細設置方法在PowerPCB軟件通中有介紹。

問：
為什么我把On-line DRC設置為prevent..移動元時就會彈出(圖2),而你們教程中也是這樣設置怎么不會呢?
答：
首先這不是錯誤,出現的原因是在數據中沒有BOARD OUTLINE.您可以設置一個,但是不使用它作為CAM輸出數據.

問：
我用ctrl+c復制線時怎設置原點進行復制，ctrl+v粘帖時總是以最下面一點和最左邊那一點為原點
答：
復制布線時與上面的MOVE MODE設置沒有任何關系,需要在右鍵菜單中選擇,這在PowerPCB軟件通教程中有專門介紹.

問：
用(圖4)進行修改線時拉起時怎總是往左邊拉起(圖5)，不知有什么辦法可以輕易想拉起左就左，右就右。
答：
具體條件不明,請檢查一下您的DESIGN GRID,是否太大了.

問：
好不容易拉起右邊但是用(圖6)修改線怎么改怎么下面都會有一條不能和在一起，而你教程里都會好好的(圖8)
答：
這可能還是與您的GRID 設置有關,不過沒有問題,您可以將不需要的那段線刪除.最重要的是需要找到布線的感覺,每個軟件都不相同,所以需要多練習。

問：
尊敬的老師:
您好！
這個圖已經畫好了，但我只對（如圖1）一種的完全間距進行檢查，怎么錯誤就那么多，不知怎么改進。請老師指點。這個圖在附件中請老師幫看一下，如果還有什么問題請指出來，本人在改進。謝！！！！！
答：
請注意您的DRC SETUP窗口下的設置是錯誤的,現在選中的SAME NET是對相同NET進行檢查,應該選擇NET TO ALL.而不是SAME NET有關各項參數的含義請仔細閱讀第5部教程.

問：
U101元件已建好，但元件框的拐角處不知是否正確，請幫忙CHECK
答：
元件框等可以通過修改編輯來完成。
問：
U102和U103元件沒建完全，在自動建元件參數中有幾個不明白：如：
SOIC--》silk screen欄下spacing from pin與outdent from first pin
對應U102和U103元件應寫什么數值，還有這兩個元件SILK怎么自動設置，
以及SILK內有個圓圈怎么才能畫得與該元件參數一致。

答：
Spacing from pin指從PIN到SILK的Y方向的距離,outdent from first pin
是第一PIN與SILK端點間的距離.請根據元件資料自己計算。