實驗七、VHDL并行語句（生成語句）使用練習
一? 實驗目的
1掌握VHDL語言的基本描述語句的使用方法。
2掌握VHDL語言的生成語句的使用方法。
二? 實驗設備與儀器
1 計算機
2 MAX+PLUSⅡ工具軟件
3 EDA–V型實驗箱
4 編程器件：FLEX10K10LC84-4
三? 實驗內容
利用MAX+PLUSⅡ庫中元器件D觸發器及生成語句，完成如圖7-1所示的電路設計。

圖7-1? 生成語句電路設計
四? 實驗原理
?生成語句具有復制作用，可以生成與某個元件或設計單元電路完全相同的一組并行元件或設計單元電路結構。
如果使用altera庫中元件，必須在VHDL語言設計的開始進行以下聲明：
LIBRARY?altera;
USE??? altera.maxplus2.all;
如果使用元件例化語句，生成器件，那么設計前必須先有這個元件。
例如：在用生成語句作4位加法器電路描述的設計前，必須有一位加法器的設計。
一位加法器的描述：
LIBRARY?ieee;
USE??ieee.std_logic_1164.ALL;
ENTITY add_1 IS
PORT(?x，??IN?std_logic;
y:??IN?std_logic;
???ci:??IN?std_logic;
???sum:??OUT std_logic;
???c??OUT std_logic;
END add_1;
ARCHITECTURE?ar_10? OF add_1 IS
BEGIN
?sum<=x XOR y XOR ci;
?co<=( x AND y )OR( x AND ci)OR( y AND ci);
END ar_10;
使用COMPONENT語句描述的4位加法器電路
LIBRARY?ieee;
USE??ieee.std_logic_1164.ALL;
USE??ieee.std_logic_arith.ALL;
USE??ieee.std_logic_unsigned.ALL;
ENTITY add_4 IS
PORT(x，y:??IN?std_logic_vector (3 DOWNTO 0);
???ci:??IN?std_logic;
???s:??OUT?std_logic_vector(3 DOWNTO 0);
???c??OUT?std_logic;
END add_4;
ARCHITECTURE?ar_9?OF add_4 IS
COMPONENT add_1
PORT?(x，y，ci:??IN std_logic;
sum，c??OUT std_logic);
END COMPONENT;
SIGNAL cm: std_logic _vector (3 DOWNTO 0);
BEGIN
??yj0:?add_1 PORT MAP(x(0)， y(0)， cm(0)， s(0)， cm(1));
yj1:?add_1 PORT MAP(x=>x(1)， y=>y(1)， ci=>cm(1)， sum=>s(1)， co=>cm(1));
??yj2:?add_1 PORT MAP(x(2)， y(2)， cm(2)， sum=>s(2)， co=>cm(3));
??yj3:?add_1 PORT MAP(x(3)， y(3)， cm(3)， s(3)， co);
END?ar_9
五? 實驗步驟
1 請編程實現圖7-1所示的電路描述。
2 將編輯好的電路進行編譯和仿真。
3輸入信號接實驗箱的撥碼開關，輸出信號接發光二極管。改變撥碼開關的狀態，觀察實驗結果。
4將ByteBlaster電纜的一端與計算機的并行口相連，另一端10針陰頭與實驗板的插座相連。
5 選擇菜單命令Options/Hardware Setup，出現圖3-67所示設置編程硬件對話框。在Hardware Type欄的下拉條中選擇Byte Blaster；
6 單擊Configure按鈕，即開始配置器件。若器件或電纜或電源有問題，則會產生錯誤警告信息。

六? 記錄實驗結果并完成實驗報告
記錄實驗結果。完成實驗報告并分析其運算結果的正確性。