1、約束文件

Xilinx ISE FPGA設(shè)計(jì)中的約束文件有3類：用戶設(shè)計(jì)文件（.UCF）、網(wǎng)表約束文件（.NCF）、物理約束文件（.PCF），可以實(shí)現(xiàn)時(shí)序約束、引腳約束、區(qū)域約束。

用戶在設(shè)計(jì)輸入階段編寫UCF文件，然后UCF文件和設(shè)計(jì)綜合后生成NCF文件，最后再進(jìn)過(guò)實(shí)現(xiàn)后生成PCF文件。

UCF文件的優(yōu)先級(jí)最高。

2、UCF文件的語(yǔ)法說(shuō)明

（1）語(yǔ)法

UCF文件的語(yǔ)法如下：

{NET|INST|PIN} "signal_name" Attribute;

其中，

“signal_name”是指所約束對(duì)象的名字，包含了對(duì)象所在層次的描述；

“Attribute”為約束的具體描述；語(yǔ)句必須以分號(hào)“；”結(jié)束。可以用“#”或“/* */”添加注釋。

需要注意的是：UCF文件是大小寫敏感的，信號(hào)名必須和設(shè)計(jì)中保持大小寫一致，但約束的關(guān)鍵字可以是大寫、小寫甚至大小寫混合。例如：

NET "CLK" LOC = P30;? ?#作用：將CLK信號(hào)分配到FPGA的P30管腳上。

“CLK”就是所約束信號(hào)名。LOC = P30，是約束具體的含義。

對(duì)于所有的約束文件，使用與約束關(guān)鍵字或設(shè)計(jì)環(huán)境保留字相同的信號(hào)名會(huì)產(chǎn)生錯(cuò)誤信息，除非將其用" "括起來(lái)，因此在輸入約束文件時(shí)，最好用" "將所有的信號(hào)名括起來(lái)。

（2）通配符

在UCF文件中，通配符指的是“*”和“?”。“*”可以代表任何字符串以及空，“?”則代表一個(gè)字符。在編輯約束文件時(shí)，使用通配符可以快速選擇一組信號(hào)，當(dāng)然這些信號(hào)都要包含部分共有的字符串。例如：

NET "*CLK?" FAST;? #作用：將包含“CLK”字符并以一個(gè)字符結(jié)尾的所有信號(hào)，并提高了其速率。

在位置約束中，可以在行號(hào)和列號(hào)中使用通配符。例如：

INST "/CLK_logic/*" LOC = CLB_r*c7;? #作用：把CLK_logic層次中所有的實(shí)例放在第7列的CLB中。

（3）定義設(shè)計(jì)層次

在UCF文件中，通過(guò)通配符*可以指定信號(hào)的設(shè)計(jì)層次。其語(yǔ)法規(guī)則為：

*? ? ? ? ? ?遍歷所有層次

Level1/*? ? 遍歷level1及以下層次中的模塊

Level1/*/? ?遍歷level1種的模塊，但不遍歷更低層的模塊

例4-5 根據(jù)圖4-75所示的結(jié)構(gòu)，使用通配符遍歷表4-3所要求的各個(gè)模塊。

3、引腳和區(qū)域約束語(yǔ)法

LOC約束是FPGA設(shè)計(jì)中最基本的布局約束和綜合約束，能夠定義基本設(shè)計(jì)單元在FPGA芯片中的位置，可實(shí)現(xiàn)絕對(duì)定位、范圍定位以及區(qū)域定位。此外， LOC還能將一組基本單元約束在特定區(qū)域之中。LOC語(yǔ)句既可以書寫在約束文件中，也可以直接添加到設(shè)計(jì)文件中。換句話說(shuō)，ISE中的FPGA底層工具編輯器（FPGA Editor）、布局規(guī)劃器（Floorplanner）和引腳和區(qū)域約束編輯器的主要功能都可以通過(guò)LOC語(yǔ)句完成。

（1）LOC語(yǔ)句語(yǔ)法

基本的LOC語(yǔ)法如下：

INST "instance_name " LOC = location;

其中“l(fā)ocation”可以是FPGA芯片中任一或多個(gè)合法位置。如果為多個(gè)定位，需要用逗號(hào)“,”隔開，如下所示：

LOC = location1,location2,...,locationx;

目前，還不支持將多個(gè)邏輯置于同一位置以及將多個(gè)邏輯至于多個(gè)位置上。需要說(shuō)明的是，多位置約束并不是將設(shè)計(jì)定位到所有的位置上，而是在布局布線過(guò)程中，布局器任意挑選其中的一個(gè)作為最終的布局位置。

范圍定位的語(yǔ)法為：

INST “instance_name” LOC=location:location [SOFT];

常用的LOC定位語(yǔ)句如表4-4所示。

使用LOC完成端口定義時(shí)，其語(yǔ)法如下：

NET "Top_Module_PORT" LOC = "Chip_Port";

其中，“Top_Module_PORT”為用戶設(shè)計(jì)中頂層模塊的信號(hào)端口，“Chip_Port”為FPGA芯片的管腳名。

LOC語(yǔ)句中是存在優(yōu)先級(jí)的，當(dāng)同時(shí)指定LOC端口和其端口連線時(shí)，對(duì)其連線約束的優(yōu)先級(jí)是最高的。例如，在圖4-76中，LOC=11的優(yōu)先級(jí)高于LOC

=38。

LOC優(yōu)先級(jí)示意圖

（2）LOC屬性說(shuō)明

LOC語(yǔ)句通過(guò)加載不同的屬性可以約束管腳位置、CLB、Slice、TBUF、塊RAM、硬核乘法器、全局時(shí)鐘、數(shù)字鎖相環(huán)（DLL）以及DCM模塊等資源，基本涵蓋了FPGA芯片中所有類型的資源。由此可見，LOC語(yǔ)句功能十分強(qiáng)大，表4-5列出了LOC的常用屬性。

審核編輯：黃飛

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