作者：李北國，楊圣龍，李輝景

引言

LVDS（Low Voltage Differential Signal）信號比傳統TTL接口有很低的電壓擺幅、較高的噪聲容限能力，且功耗僅為幾毫瓦，抗干擾性相對其他總線接口也具有一定優越性。但由于其低電壓差分傳輸導致其正常通信距離僅為5 m左右，同時在面對空間復雜的電磁環境時會導致信號傳輸誤碼，降低傳輸可靠性。本設計通過對傳輸接口增加驅動器和自適應均衡器，極大地提高了LVDS信號通信距離；同時在鏈路中采用了10B6B的編碼方式，在維持直流平衡的基礎上還可檢測并糾錯1 bit的數據，一定程度上減小了數據傳輸的誤碼率，保證了LVDS信號在惡劣環境中高速遠距離傳輸時的可靠性。

1 硬件電路的優化設計

工程應用中采用一般LVDS接口進行數據傳輸時，在傳輸距離為5 m時信號已經發生嚴重衰減和畸變，無法正常區分高低電平，從而導致傳輸時產生很高的誤碼率。

在LVDS鏈路傳輸時，誤碼和丟數產生原因可從以下方面進行分析：

（1）發送端信號驅動能力不足，距離較長時信號衰減嚴重；

（2）線路中直流不失衡，導致誤碼產生；

（3）時鐘同步錯誤，接收端解出的時鐘與發送端嵌入的時鐘不一致，導致數據接收錯誤。

通過以上分析，首先在硬件設計方面對LVDS接口電路進行優化。在數據發送端，使用SN65LV1023A串化器將FPGA輸出的并行數據轉化為串行輸出，其次在發送端增加LMH0001SQ高速驅動器，增強信號驅動能力；在接收端則采用LMH0073SQ自適應均衡器，補償信號在遠距離傳輸時出現的衰減，恢復其發生畸變的信號，最后通過SN65LV1224BDBR解串器，將串行數據轉化為并行數據，經地面測試臺PCI接口將數據送至上位機進行分析和處理。系統總體設計框圖如圖1所示。

1.1 發送端電路的優化設計

在LVDS發送端，由于串行器SN65LV1023A輸出僅為100 mV左右的低壓差分信號，故需其在差分輸出端增加LMH0001SQ驅動器來提高驅動能力。LMH0001SQ高速驅動器最高傳輸速率可達 540 Mb/s，差分輸入門檻電壓為100 mV，功耗僅為125 mW［3］。輸出端電壓可通過REF引腳外接電阻進行調節。本設計使用750 Ω的外接電阻，得到約800 mV的差分電壓輸出，加上直流偏置電壓，使得輸出電壓在1.6 V～2.4 V之間，提高了數據遠距離傳輸的驅動能力。發送端驅動器設計如圖2所示。

由于LMH0001SQ差分線輸入電阻需要與串行器SN65LV1023A進行阻抗匹配，因此PCB設計時100 Ω電阻要緊貼引腳；同時輸出端增加了SMDA03LC接口保護芯片，可防止輸出端電路發生不可逆故障對后級電路造成影響，保證了LVDS接口的安全性以及可靠性。

1.2 接收端電路的優化設計

LVDS信號在高速傳輸過程中由于導體的趨膚效應，信號會產生一定損耗，損耗程度與信號頻率的平方根和電纜長度之積成正比。為保證信號傳輸可靠性，需要在接收端補償信號。LMH0074SQ均衡器是針對78 Mb/s～540 Mb/s的傳輸速率，能夠自適應補償400 m belden 1694A 和第5類非屏蔽雙絞線傳輸的損耗，該均衡器抖動性極低，功耗僅為208 mW。

接收端均衡器設計如圖3所示。使用時在LMH0074均衡器AEC+和AEC－引腳之間跨接一個1 μF的電容，用來控制均衡環路的增益和帶寬。由于輸出端具有50 Ω的差分輸出，為防止信號發生振鈴或反射，可在差分線間匹配精度為1%的100 Ω電阻，布線時應盡量靠近解串器。均衡器最大程度地還原了衰減和畸變信號，提高了線纜傳輸質量，減少了誤碼和丟數現象。

2 10B6B編碼邏輯設計

為進一步提高LVDS數據傳輸的可靠性，基于（7，4）線性分組碼的編碼思想，在傳統的10B8B編碼基礎上改進并設計了一種10B6B編碼方式，在允許降低傳輸有效帶寬的情況下，設計4 bit監督位來糾錯4 bit信息位，極大地降低了LVDS數據傳輸的誤碼率，很好地改善了直流平衡的狀況。

2.1 10B6B編碼原理

根據線性分組碼的編碼原理，（n，k）分組碼要求2r-1≥n（r=n-k），才能用r個監督位構造r個監督關系式來指示一位誤碼的n種可能位置，進而實現差錯控制。因為LVDS數據每次傳輸10 bit數據，所以至少需要4 bit監督位，因此該編碼方式核心是用4 bit監督位構造4個監督關系式用來指示誤碼的10種位置。這4 bit監督位產生的4個監督關系式理論上可以產生16種校正子碼組，根據實際需要選擇合適的校正子碼組來生成更適合傳輸的碼型。

2.2 10B6B發送端邏輯設計

改進后的10B6B編碼設定的校正子與誤碼位置關系如表1所示，其中S1、S2、S3、S4表示由監督關系方程式計算得到的校正子。由表1可知，當誤碼位置在a6、a8、a0、a2、a3時，校正子S1=1；否則S1=0。因此有：

編碼時取a9、a8、a7、a6、a5、a4為信息碼元，取a3、a2、a1、a0為監督碼元，信息碼元隨機，而監督碼元由以下監督方程唯一確定：

由上述方程式可得到表2所示的64個許用碼組。

LVDS數據傳輸交替傳輸有效數據和無效數據。有效數據每個字節需傳輸兩次，第一次傳輸低4 bit，第二次傳輸高4 bit，由LVDS最高兩位a9、a8作為高低位標識。0000011111作為無效數據在數據線空閑時發送，用來鎖定發送時鐘。LVDS數據位具體定義如表3所示。

線上空閑時發送無效數據為0000011111，且編碼時要考慮1 bit誤碼的無效碼冗余，即表4所示的無效冗余碼接收時均當做無效碼處理。由于0100011111與表2中許用碼組沖突，因此在編碼時不用01這個碼組。

2.3 10B6B接收端解碼設計

當接收端收到數據時，首先根據校正子方程式計算出校正子，根據表1即可對應出數據誤碼位置，對該位置進行編碼生成糾錯碼，如表5所示。要注意的是當數據接收為表4中數據時，此時全部認為無效碼，不予進行校正計算。生成糾錯碼后與接收的原始LVDS數據進行異或運算，即可糾正傳輸數據過程中的一位誤碼。

本系統還可對誤碼數據量進行統計，當糾錯碼為0000000011時，說明出現兩位或以上的錯位，此時字節錯誤統計自增1；當糾錯碼為不為0000000000時，說明數據出現一位錯誤，此時數據位錯誤統計自增1，方便對誤碼量進行數據統計。

3 時鐘同步邏輯設計

數據發送前，收發兩端都需要對時鐘進行同步鎖定。初始化時串化器SN65LV1023A和解串器SN65LV1224B均為三態輸出，當芯片供電電壓穩定到2.45 V時，解串器啟動鎖相環跟蹤并鎖定本地時鐘，完成數據串行器和數據解串器的同步［7］。

本設計同步模式式采用隨機同步和快速同步相結合的方式，設備上電后，串化器SN65LV1023A鎖定發送時鐘TCLK，FPGA將其SYNC1和SYNC2引腳電平拉低，此時串化器向接收端發送同步碼，當解串器檢測到LVDS輸入端的邊沿轉換時，它就會根據FPGA提供的REFCLK參考時鐘嘗試鎖定到嵌入在數據流中的時鐘信息。由于串化器SYNC引腳與解串器的LOCK為開環狀態，因此不能準確判斷同步時間，所以設置在25 μs的等待時間后，解串器與串行器完成同步，將解出的RCLK時鐘送給FPGA后，LOCK引腳自動拉低，即可開始數據傳輸。

在進行數據發送時，當某個字節數據重復發送時，則解串器可能進入誤鎖定狀態，錯誤地將數據上升沿識別為開始/停止位，這種現象稱為重復多重轉換（RMT）［9］。解串器中的電路檢測到這種假鎖狀態時，電路就會阻止LOCK引腳輸出有效，直到這種假鎖狀態發生改變。當解串器檢測到4個連續周期的上升沿（停止/啟動位）在同一位置時，解串器將重新鎖定時鐘，否則仍為失鎖狀態。

本設計數據傳輸采用有效數和無效數混合發送的方式，既可以保證LVDS線路時刻都有數據持續傳送，不會因為由于有效數據發送不連續而造成失鎖，也可減少由于內嵌時鐘位鎖定錯誤所造成的丟數的情況。同時設置最高兩位為標識位，當最高位為“10”和“11”時為有效數據的低4位和高4位，否則為無效數。這種高位固定值的傳輸方式由于每次在12 bit后有固定周期的跳變，極大程度地降低了嵌入時鐘位誤鎖定的可能。

4 數據可靠性驗證

對硬件優化效果進行測試，在沒有增加驅動器和均衡器雙絞線長度為3.5 m時，數據接收正常；當線纜長度增加時，誤碼率也隨之上升，當測試傳輸電纜網長度增加為48 m時，誤碼率已高達64.830 245%，已完全不能保證數據的可靠傳輸。

在增加驅動器和均衡器硬件優化后，采用6段8 m的屏蔽雙絞線組成48 m的電纜網進行測試，修改采編器程序中LVDS數據發送時鐘，使實際傳輸速率為100 Mb/s、200 Mb/s、300 Mb/s、400 Mb/s時，分別對采用10B6B編碼方式前后進行誤碼測試，結果如表6所示。

分析測試結果可知：當傳輸速率低于100 Mb/s時，硬件電路能保證傳輸的可靠性；當傳輸速率大于100 Mb/s時，誤碼率隨著速率的增大而增加。在邏輯設計上加入10B6B編碼后，在允許降低傳輸有效帶寬的情況下，傳輸速率為400 Mb/s時可保證遠程LVDS數據傳輸的可靠性。

5 結束語

針對LVDS傳輸過程中的可靠性問題，從硬件和邏輯編碼方式兩方面進行了優化，設計的10B6B編碼可對數據中存在1 bit誤碼數據進行檢測糾錯，保障了數據的可靠性。在測試“遞增數”、“遞增數”、“全0數”、“全1數”4種碼型數據時，可實現400 Mb/s速率下48 m的零誤碼遠距離可靠傳輸，此設計系統已成功應用于航天飛行器中。

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