1 前言

隨著FPGA的飛速發展與其在現代電子設計中的廣泛應用，越來越多的實驗和設計中會運用FPGA與RS232通信。與此同時， FPGA具有功能強大、開發過程投資小、周期短、可反復編程等特點。在FPGA芯片上集成了串行接收功能模塊，從而簡化了電路、縮小了電路板的體積、提高了可靠性。本文主要介紹圍繞FPGA所設計的符合 RS232標準的串行接收模塊。

2 異步串行通信原理

串行通信分為兩種類型：同步通信方式和異步通信方式。本設計采用的是異步通信方式，其的特點是：通信的發送方和接收方各自有獨立的時鐘，傳輸的速率由雙方約定。國際上規定的一個串行通信波特率標準系列是：110、300、600、1200、1800、2400、4800、9600、 19200，單位是 bps。本文采用的是 19200bps。

異步傳輸是一個字符接一個字符傳輸。一個字符的信息由起始位、數據位、奇偶校驗位和停止位組成。每一個字符的傳送靠起始位來同步，字符的前面是一位起始位，用下降沿通知接收方傳輸開始，緊跟著起始位之后的是數據位，傳輸時低位在前、高位在后，字符本身由5～8位數據位組成。數據位后面是奇偶校驗位，昀后是停止位，停止位是高電平，標志一個字符的結束，并為下一個字符的開始傳送做準備。停止位后面是不定長度的空閑位。停止位和空閑位都規定高電平，這樣可以保證起始位開始處有一個下降沿，如圖1所示。 3 硬件接口電路原理設計

在串行通信中，普遍采用的是 RS232-C接口的標準。 RS232-C接口信號引腳的連接方式規定了25芯的D型連接器DB-25，本設計采用的是一個 9芯的D型連接器DB-9，并且用昀為簡單常用的三線制接法，即地、接受數據和發送數據三腳相連。

本設計的硬件接口電路圖如圖2所示，由三部分組成： FPGA串口接收模塊、 MAX232和DB-9。FPGA采用的是Xilinx公司的SPARTAN系列的XC2S50芯片，其封裝為TQ144。 MAXIM公司的MAX232CPE是為滿足EIA／TEA-232E的標準而設計的，具有功耗低、波特率高、價格低等優點。工作電源為 +5V，外界電容僅為 luF，為雙組 RS-232收發器。MAX232有兩個發送器，本設計只用其中一個發送器，另外一個發送器的輸入端接地、輸出端懸空。

異步數據接收過程可作為一個整體來實現，數據由 DB-9的RxD端輸入，經過 MAX232進行電平轉換由FPGA串口接收模塊的 RxD端進入，然后在串口接收模塊內部對接收來得數據進行判斷，并昀終實現對FPGA輸出信號的控制。

4 FPGA接收串行數據的軟件設計

本方案采用的串行異步通信的幀格式為：1位起始位＋5位數據位＋1位停止位。經檢測與分析，如果已經確定異步通信的幀格式，那么每個字符就可以分別用固定的 7位數據表示。比如：字符‘ 0’：‘0000011’；字符‘ 1’：‘0100011’。其中第 1位數據‘ 0’為起始位，昀后 1位數據‘1’為停止位，中間 5位數據為數據位。例如：用串口調試助手軟件發送字符串‘100’，則會在 FPGA的 RxD引腳測得如圖 3的波形。其中， st1，st2，st3表示先后發送的 3個字符， t1，t2，t3則表示對每個字符進行檢測時所經過的 3種狀態。

正如圖3波形所示，接收邏輯首先通過檢測輸入數據的下降沿來檢查起始位。然后產生接收時鐘，利用接收時鐘來采樣串行輸入數據。由于字符‘0’和‘1’在5位數據位中的僅第一位有區別，因此只要準確地將第一位數據檢測出來就可以得出串口調試助手所發送的字符串。再利用移位操作，將字符串存儲在緩存器（即另一組可以更新的字符串）中。

至于剩下的4位數據位和一位停止位，就可以不隨接收時鐘采樣。待串口調試組手發送的字符串全部存儲之后，一起在該模塊中進行判斷，并根據字符串的不同來控制FPGA不同的輸出。接收時鐘是根據數據傳輸的波特率產生的：接收時鐘＝ 16×19200Hz。它始于起始位的下降沿，終于第5位數據位的上升沿。下面是實現檢測第1個字符的VHDL源程序。

if（clk0‘event and clk0=’1‘）then ----外部時鐘

case state is

when st1=》 ----第1 個字符開始

case tate is

when t1=》 ----起始位開始

if（rxd=’1‘）then ----未到下降沿不計數

cnt16 《= “0000”;

cnt48 《= “000000”; ----所有時鐘清零

else cnt16 《=cnt16+1; ----下降沿來，起始位計數開始

end if;

if（cnt16=“1111”）then

tate 《= t2; ----起始位完，進入數據位

end if;

when t2=》 ----進入第1 位數據位

if（cnt16=“1111”）then

cnt16 《= “0000”;

else cnt16 《= cnt16+1;

end if;

if（cnt16=“0011”）then

sdata 《= rxd; ----采樣第1 位數據位

end if;

if（cnt16=“0111”）then

if（sdata=’0‘）then

data（0）《=’0‘;

else data（0）《=’1‘; ----判斷采樣值，如果為0，則發送字符為0，

反之亦然

end if;

end if;

if（cnt16=“1111”）then

tate 《= t3; ----第1 位數據位完，進入下一狀態

end if;

when t3=》 ----進入第2 位，第3 位和第4 位數據狀態

if（cnt16=“1111”）then

cnt48 《= “000000”;

else cnt48 《= cnt48+1; ----不對剩下的數據采樣，直接計數

end if;

if（cnt48=“101111”）then

sdata 《=’0‘; ----采樣位清零

tate 《= t1; ----進入采集下一字符的準備狀態

state 《= st2; ----第1 個字符采集完，進入下一字符

end if;

end case;

fdata（0） 《= data（0）; ----采集完的字符存入緩存區

…… …… ……

對每個字符的采集過程是相同的。筆者根據實際需要只讓計算機發送 3個二進制字符，由此能控制 FPGA的 8種輸出狀態。在整個 VHDL源程序編寫完之后，用 Modelsim 6.0進行仿真，如圖 4。

鑒于發送字符與其異步傳輸幀格式的特殊關系，此仿真中的 rxd用周期為 16×clk0的波形代替，因此就會接收到字符串‘ 111’。串口調試助手需要每隔一段時間（大于 1ms）發送一組字符串，則等待狀態 st4是必須的，它也是接收下一字符的準備狀態。緩存區為 3位空數組 fdata，它在接收下一字符之前必須清零。

5 結語

盡管目前串行通信速度慢的特點已經越來越明顯，但是因為其傳輸線少且成本低，多數電子產品開發中都會繼續使用串行通信。本文所介紹的串行接收模塊是筆者根據實驗要求自行設計，并在實驗中成功地完成了計算機對 FPGA的準確控制。因此，本文也可作為一個實例，供開發者交流。

本文作者創新點：計算機串口按 ASCII碼發送“0”和“1”組成的字符串，在 FPGA內部只需判斷接收到的數據流中的每個起始位之后的第一位數據位，就可昀終得出計算機發送的字符串。此種方法使 FPGA能夠簡便、準確的識別串口數據，且可以方便地修改為任何一種異步通信幀格式。

責任編輯：gt