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00 簡介

UART接收數據部分是接收另一個串口設備發送的數據，緩存到接收FIFO中。FIFO快要寫滿時，產生中斷通知CPU拿取數據，實現串口數據的接收。

模塊涉及到兩個時鐘域，ARM時鐘和26MHz功能時鐘。其中 接收FIFO讀寫邏輯是ARM時鐘域，接收數據狀態機和同步邏輯等是功能時鐘域 。

01 模塊接口與描述

02 實現

UART_RX模塊主要由三部分組成： 配置信息同步 、接收狀態機和 接收數據FIFO控制 。

配置信息是reg_if模塊由APB總線配置寄存器產生，功能時鐘域做兩級同步處理。

接收狀態機是根據串口協議劃分，分為IDLE、START、RX_DATA、CHECK_DATA、STOP和SEND六種狀態。

接收數據FIFO控制部分將接收完成的數據寫入到FIFO，在CPU讀取RX_FIFO寄存器時將FIFO數據讀出送到RX_FIFO寄存器。

配置信息同步

由于配置信息是由ARM時鐘產生，到接收模塊的功能時鐘域需要做同步處理。配置信息是電平信號，通常不會像數據一樣變化快，所以只需要兩級同步。

接收狀態產生

接收數據停止位狀態指示st_error和接收數據校驗位狀態指示p_error是串口校驗位和停止位檢測狀態指示。前者為1表示停止位錯誤；后者為1表示校驗位錯誤。兩個狀態位都會傳到reg_if模塊，指示URAT當前狀態，供CPU查詢。當CPU發現停止位或者校驗位錯誤時，會決定當前數據的處理方式（丟棄或者接受），清除狀態位（即寫1清0）。reg_if模塊發現該狀態位清除后，會回送一個ack到接收模塊，即st_error_ack和p_error_ack。接收模塊接收到ack后釋放狀態指示st_error和p_error，繼續接收數據。

這個過程就是狀態位的握手，本模塊設計方式是握手期間，即發現校驗位或者停止位錯誤后停止接收數據，直到CPU清除狀態后才開始正常接收。讀者可以根據自己的需要判斷錯誤后是否繼續接收數據。

接收狀態機

使用典型的三段式狀態機設計，包含六種狀態，IDLE、START、RX_DATA、CHECK_DATA、STOP和SEND。

uart接收狀態轉移圖

IDLE：狀態機從IDLE狀態開始，檢測到uart_i的下降沿，進入START狀態。

START：START狀態起始位是否為低（避免毛刺觸發狀態機），起始位正常即進入RX_DATA開始接收數據。RX_DATA：接收滿8bit后判斷是否使能校驗位，如使能，進入CHECK_DATA狀態進行奇偶校驗的判斷；如不使能，直接進入停止狀態STOP。

CHECK_DATA：CHECK_DATA狀態判斷奇偶校驗是否正確，不正確則發出p_error信號，在狀態寄存器指示校驗錯誤，待CPU處理返回p_error_ack后回到IDLE狀態。如果正確，判斷是否使能停止位檢查；使能停止位檢查則跳轉到STOP狀態；不使能則跳轉到SEND狀態。

STOP：同樣的，在STOP狀態檢測停止位是否是高電平。如果是，表示停止位正確，跳轉到SEND狀態；如果不是，則發出st_error信號，在狀態寄存器指示停止位錯誤，待CPU處理返回st_error_ack后回到IDLE狀態。

SEND：SEND狀態主要是產生rx_start信號表示8bits數據接收正確，可以將數據寫到接收FIFO。

前兩段狀態機，狀態跳轉：

// state to nextstate with clk in this block.
always@(posedge clk26m ornegedge rst26m_)begin
    if(!rst26m_) begin
        state <= IDLE;
    end
    elsebegin
        state <= nextstate;
    end
end

// nextstate transform
always@(*) begin
    case(state)
    IDLE: begin
        if(neg_urxd_i) begin
            nextstate = START;
        end
        elsebegin
            nextstate = IDLE;
        end
    end
    START: begin
        if(start_right) begin// start bit is right,then reserve data
            nextstate = RX_DATA;
        end
        elsebegin
            nextstate = IDLE;
        end
    end
    RX_DATA: begin
        if(data_cnt < 4'd8) begin// reserve 8 datas
            nextstate = RX_DATA;
        end
        elsebegin
            if(rx_bpsclk) begin
                if(check_syn2) begin
                    nextstate = CHECK_DATA;
                end
                elsebegin
                    nextstate = STOP;
                end
            end
            elsebegin
                nextstate = RX_DATA;
            end
        end
    end
    CHECK_DATA: begin
        if(p_error_ack_delay2) begin
            nextstate = IDLE;
        end
        elsebegin
            if(rx_bpsclk) begin
		            // p_error:1:parity bit error,0:parity bit error
		            if(p_error) begin
		                nextstate = CHECK_DATA;
		            end
		            elsebegin
		                // st_check:1:check stop bit,0:don't check stop bit
		                if(st_check_syn2) begin
		                    nextstate = STOP;
		                end
		                elsebegin
		                    nextstate = SEND;
		                end
		            end
		        end
		        elsebegin
		            nextstate = CHECK_DATA;
		        end
        end
    end
    STOP: begin
        if(st_error_ack_delay2) begin
            nextstate = IDLE;
        end
        elsebegin
            if(rx_bpsclk) begin
		            // st_error:1:stop bit error,0:stop bit error
		            if(st_error) begin
		                nextstate = STOP;
		            end
		            elsebegin
		                nextstate = SEND;
		            end
		        end
		        elsebegin
		            nextstate = STOP;
		        end
        end
    end
    SEND: begin
        if(rx_ack_delay2) begin
            nextstate = IDLE;
        end
        elsebegin
            nextstate = SEND;
        end
    end
    default: begin
        nextstate = IDLE;
    end
    endcase
end

第三段狀態機，信號賦值：

// output signal state
always@(posedge clk26m ornegedge rst26m_) begin
    if(!rst26m_) begin
        rx_bpsen <= 1'b0;
        data_rx  <= 8'd0;
        data_cnt <= 4'd0;
        p_error  <= 1'b0;
        st_error <= 1'b0;
        rx_start <= 1'b0;
        start_right <= 1'b0;
    end
    elsebegin
        case(nextstate)
        IDLE: begin
            rx_bpsen    <= 1'b0;
            data_cnt    <= 4'd0;
            st_error    <= 1'b0;
            p_error     <= 1'b0;
            rx_start    <= 1'b0;
            start_right <= 1'b0;
        end
        START: begin
            rx_bpsen    <= 1'b1;
            if(rx_bpsclk) begin
                if(urxd_i == 1'b0) begin
                    start_right <= 1'b1;
                end
                elsebegin
                    start_right <= 1'b0;
                end
            end
        end
        RX_DATA: begin
            if(rx_bpsclk) begin
                data_rx[data_cnt] <= urxd_i;
                data_cnt <= data_cnt + 1'b1;
            end
        end
        CHECK_DATA: begin
            if(rx_bpsclk) begin
                // odd check
                if(parity_syn2) begin
                    if(^data_rx == urxd_i) begin// odd check is wrong
                        p_error  <= 1'b1;
                        rx_bpsen <= 1'b0;
                    end
                end
                // even check
                elsebegin
                    if(^data_rx == !urxd_i) begin// even check is wrong
                        p_error  <= 1'b1;
                        rx_bpsen <= 1'b0;
                    end
                end
            end
        end
        STOP: begin
            if(rx_bpsclk) begin
                if(urxd_i == 1'b0) begin// stop bit is wrong
                    st_error <= 1'b1;
                    rx_bpsen <= 1'b0;
                end
            end
        end
        SEND: begin
            rx_start <= 1'b1;
        end
        endcase
    end
end

接收數據FIFO控制

接收狀態機的SEND狀態表示1Byte數據接收完成，此狀態會產生一個rx_start信號。

FIFO寫控制部分通過監控此信號產生寫使能rx_fifo_winc（1個ARM時鐘周期）和接收響應rx_ack，SEND狀態發現rx_ack后釋放rx_start，回到IDLE狀態。由于FIFO寫控制是在ARM時鐘域進行，握手的時間很短，不會對接收下一Byte數據產生影響。

// this state machine to send data to RX FIFO
always@(posedge clk ornegedge rst_) begin
    if(!rst_) begin
        rx_ack       <= 1'b0;
        rx_fifo_winc <= 1'b0;
        wdata_state  <= 2'b0;
    end
    elsebegin
        case(wdata_state)
        2'b00: begin
            if(!rx_fifo_wfull && rx_start_delay2) begin
                rx_ack       <= 1'b1;
                rx_fifo_winc <= 1'b1;
                wdata_state  <= 2'b01;
            end
        end
        2'b01: begin
            rx_fifo_winc    <= 1'b0;
            if(!rx_start_delay2) begin
                rx_ack      <= 1'b0;
                wdata_state <= 2'b10;
            end
        end
        2'b10: begin
            wdata_state <= 2'b0;
        end
        endcase
    end
end