1 引言

在數據采集系統中， 常需要進行異步串行數據傳輸，目前廣泛使用的RS232異步串行接口，如8250、NS16450等專用集成芯片，雖然使用簡單，卻有占用電路體積、引腳連接復雜等缺點。SoC（System on Chip，片上系統）是ASIC設計中的新技術，是以嵌入式系統為核心，以IP 復用技術為基礎，集軟、硬件于一體的設計方法。使用IP復用技術，將UART集成到FPGA芯片上，可增加系統的可靠性，縮小PCB板體積；其次由于IP核的特點，使用IP核可使整個系統更加靈活，還可以根據需要進行功能的升級、擴充和裁減。

本文使用Verilog HDL語言編寫UART模塊，將其集成到FPGA芯片上，與芯片上的其它功能模塊構成SoC片上系統。

2 UART模塊設計與實現

UART串行數據格式如圖1所示，串行數據包括8位數據（8 data bits）、1位起始位（start bit）、1位結束位（stop bit）、1位校驗位（parity bit），共11位。

UART模塊結構如圖２所示，左邊發送鎖存器、發送移位寄存器和邏輯控制組成發送模塊（txmit），右邊接收鎖存器、接收移位寄存器和邏輯控制組成接收模塊（rxcver）。發送模塊和接收模塊除了共用復位信號、時鐘信號和并行數據線外，分別有各自的輸入、輸出和控制邏輯單元。

2.1 波特率時鐘的控制

UART核包含一個可編程的波特率發生器，它給發送模塊和接收模塊提供發送數據和接收數據的基準時鐘，波特率發生器產生的時鐘mclkx16是串行數據波特率的16倍。它對系統時鐘進n分頻，計算公式為：mclkx16=系統時鐘/波特率*16，針對不同波特率設定相應的數值就可以得到期望的內部波特率時鐘。

2.2 發送模塊設計

發送模塊分為三種模式：空閑模式、載入數據模式、移位模式。當并行8位數據從總線寫入發送模塊后，發送模塊將并行數據裝入鎖存器thr中，然后在移位寄存器tsr中將數據移位，產生完整的發送序列（包括起始位，數據位，奇偶校驗位和停止位），以相應波特率從tx發送。發送模塊的輸入時鐘mclkx16是串行數據波特率的16倍，模塊內部將其16分頻后得到波特率時鐘txclk。

在發送時序圖中我們看到輸入數據為8’b00001111，校驗位為奇校驗，產生校驗位為’1’。tx端依次輸出起始位’0’，8位數據’00001111’，校驗位’1’。tsr移位寄存器中數據依次右移，高位在前兩次右移中補’1’，之后8次移位中高位補’0’。

下面是發送模塊主要程序段，使用Verilog HDL語言編寫。由于初始和移位程序比較簡單，這里沒有給出。

always @（posedge txclk or posedge reset）

if （reset）

idle_reset; //初始程序

else

begin

if （txdone && txdatardy）

load_data; //將數據裝入tsr，并發送起始位

else

begin

shift_data; // tsr8位數據移位，并產生校驗位

if （txdone ）

tx 《= 1‘b1; // 輸出停止位

else if （paritycycle）

tx 《= txparity; // 輸出校驗位

else

tx 《= tsr［0］; //輸出數據位

end

end

2.3 接收模塊設計

接收模塊也分為三種模式：空閑模式、檢測起始位模式、移位模式。首先捕捉起始位，

在mclkx16時鐘下不斷檢測從rx端輸入數據的起始位，當檢測到起始位后，接收模塊由空閑模式轉換為移位模式，并且16分頻mclkx16產生rxclk波特率時鐘。此時rxclk時鐘的上升沿位于串行數據每一位的中間，這樣接下來的數據在每一位的中點采樣，能有效濾除噪聲影響。然后由rxclk控制在上升沿將數據位寫入移位寄存器rsr的rsr［7］位，并且rsr右移1位，照此過程8位數據全部寫入rsr，并且停止產生rxclk波特率時鐘。判斷奇偶校驗、幀結構和溢出標志正確后，rsr寄存器中的數據寫入rhr數據鎖存寄存器中，最后由8位數據總線輸出轉換完成的數據。

rxclk時鐘的產生依靠判斷起始位，在起始位’0’的中點產生，并且在檢測到結束位后停止，如圖4所示。

接收移位程序段如下：

task shift_data;

begin

rsr 《= rsr 》》 1; // 寄存器右移一位

rsr［7］ 《= rxparity; // 數據裝入rsr［7］

rxparity 《= rxstop;

rxstop 《= rx;

paritygen 《= paritygen ^ rxstop; // 產生奇偶比較標志

end

endtask

由時序圖可以看到一個完整的數據幀的接收過程，hunt和idle標志捕捉到起始位后，產生rxclk波特率時鐘，串行數據在rsr中移位，rsr中數據右移高位補零。當起始位’0’移位到rsr［0］后，接收模塊在下一個clk上升沿返回空閑狀態，返回空閑狀態后產生數據移位完成中斷rxrdy，數據可從8位數據總線讀出。

3 UART綜合

程序經仿真驗證后，須綜合生成IP核并嵌入FPGA中。使用Xilinx公司的Xilinx ISE工具綜合UART模塊，FPGA選用Xilinx公司的Spartan-IIE xc2s50E，系統時鐘40Mhz。經Xilinx ISE綜合后，資源使用結果如下所示，表明使用少量FPGA的Slice和LUT單元就可生成UART核。

UART核可靈活分成接收和發送兩部分，可根據需要選擇使用，節省系統資源；一些控制標志字也可根據需要自行刪減和擴充。最后將集成有UART核的FPGA數據采集系統與測試臺進行異步串行通信實驗，通信數據經檢測表明使用UART核傳輸數據穩定可靠。

4 結束語

在數據采集系統中經常采用UART異步串行通信接口作為數據采集系統的短距離串行通信。相對于傳統的UART芯片來說，集成在FPGA中的具有UART功能的IP核更有利于提高數據采集系統的可靠性和穩定性，縮小電路體積。本文設計的UART IP核通過仿真驗證，經綜合、編譯、嵌入FPGA，成功應用于數據采集系統的端口通信中。

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