1、 引言

Σ-Δ調制在數字信號處理以及通信系統方面的應用正越來越引起大家的重視，因為Σ-Δ調制實現時主要采用數字技術而且對模擬端的精度要求不高，Σ-Δ調制通常都是對模擬信號進行調制產生一位數字信號。但很多情況下，輸入信號本身就是數字信號，這時就非常有必要研究對數字信號的Σ-Δ調制實現方式。

在本文中，將就數字Σ-Δ調制器的基本原理進行闡述和研究，然后對數字Σ-Δ調制器結構進行闡述和設計，并最終FPGA實現，最后進行總結。

2、 Σ-Δ調制器的原理

Σ-Δ調制器是一個非線性的系統，由一個濾波器，一個帶反饋回路的一比特量化器和一個減法器組成，其中量化器工作頻率要遠比奈奎斯特采樣頻率要高，整個系統原理圖如圖一所示，輸入信號經調制后得到的比特流信號可以很好的恢復出信號。

信號與反饋信號的差值在累加器（濾波器）中累加，然后由量化器量化。在此假設量化器引入的噪聲為e（n），則，很容易得到y（n）和輸入u（n）及噪聲e（n）之間在Z域的關系，即：

由式（2．０）可以看出，一階Σ-Δ系統對輸入信號的傳輸函數STF為

它對信號產生一個單位的延遲，而對于噪聲的傳輸函數NTF為

噪聲傳遞函數在直流處有個零點，所以呈現一階高通濾波的性質，由此可以看出，噪聲被推擠到較高頻段，在信號帶寬以內，量化噪聲被大大削弱。

3、 數字Σ-Δ調制器的設計

圖二顯示的是一個一階的數字Σ-Δ調制器的系統框圖，這個Σ-Δ調制器對輸入的8位信號進行調制。

這個一階數字Σ-Δ調制器中，減法器加法器和量化器都是對8位信號進行的運算，減法是兩個8位信號的運算，所以必須是一個九位的減法，其后的加法器與延遲單元組成了一個累加器，對前面的減法電路得到的值進行累加，我們對累加器端的輸入進行估計，由于Σ-Δ調制器的特點，如果累加器前一個累加結果的是一個正信號，那么反饋回輸入端的是一個負值，反之，反饋回輸入端的是一個正值，這樣，累加器的累加結果將一直在一個有限的范圍內，所以，我們可以估計，累加器的位數有可能將只需要9位。圖三，圖四所顯示的仿真波形是減法器和加法器在Σ-Δ調制器對八位信號進行調制時的輸出范圍，橫坐標表示的是輸入范圍，縱坐標表示的是在各種輸入情況下輸出的最大值。仿真結果證實了我們的猜想。

從圖三、圖四可以看出，對八位信號調制時，減法器和累加器電路的輸出的絕對值不會超過256，實際電路的信號都是補碼表示，運算也都是補碼運算，所以設計時只需要設計一個九位的減法器和一個九位的累加器就可以滿足系統需要。

本系統設計中，各運算單元的操作數都是補碼，最高位為符號位，所以量化器就是一個簡單的選擇器，符號位為正得1，符號位為負得-1，反饋回路中的轉換器則是一個簡單的數據選擇器，在此考慮到反饋信號將做減法運算，所以在+1時選擇輸出負值，在-1時選擇輸出正值，這樣，減法器就直接設計成一個加法器，這樣可以簡化設計。

4、 Σ-Δ調制器的FPGA實現

經過對圖二的具體單元分析，我們可以得到一個如圖五所示的具體的FPGA可實現的結構圖。

這樣一個數字一階Σ-Δ調制器在FPGA實現的時候只需要兩個9位的加法器，一個鎖存器，一個簡單量化器和一個數據選擇器，而且，量化器和數據選擇器都是極其簡單的，所以在FPGA實現時只需耗費很少的邏輯資源。。本文采用Xilinx Spartan 3系列的XC3S200-PQ208實現。輸入信號為8位寬的二進制數據Data_in［7:0］，時鐘信號為Clk，復位信號為Reset，輸出信號為單比特信號Data_out［0:0］。

本設計使用verilogHDL語言描述，經過xilinxISE6.i編譯綜合，綜合工具使用xilinx XST。下面給出該模塊的主要可綜合的verilogHDL描述：

//一階數字Σ-Δ調制器

module sdelta（data_in，clk，reset，data_out）;

input ［7:0］ data_in; //輸入信號

input ［0:0］ clk，reset;

output ［0:0］ data_out; //輸出信號

reg ［0:0］ data_out;

reg ［8:0］ sum1; //減法器端的輸出

reg ［8:0］ sum2; //累加器端的輸出reg

reg ［8:0］ latch_out; //鎖存器端的輸出

reg ［7:0］ choose_out;//數據選擇器輸出

always @（data_in or choose_out） sum1 = data_in + choose_out;

always @（sum1 or latch_out） sum2 = sum1 + latch_out;

always @（posedge clk or posedge reset）

begin

if（reset）

begin

data_out 《= 1‘b0;

latch_out 《= 9’b000000000;

choose_out 《=8‘b00000000;

end

else

begin

latch_out 《= sum2;

data_out 《= latch_out［8］？0:1;

choose_out《=latch_out［8］？8’b01111111:8‘b1000000;

end

end

endmodule

5、結論

本文我們從Σ-Δ調制原理開始，逐步給出了一階數字Σ-Δ調制器的系統設計以及最終可實現的FPGA模型。Σ-Δ調制器可以很方便的應用在各種數字系統中，比如單比特神經網絡權值調整，單比特運算單元信號的產生，由此可以大大的降低系統結構的復雜性，并大規模的減少電路單元之間的連線。在解決超采樣頻率產生的情況下，應用將是十分廣泛的。

本文作者創新點：Σ-Δ調制器通常用于模數信號的轉換，對多比特數據轉換成單比特數據研究比較少，本文給出了一種切實可行的數字Σ-Δ調制器結構和實現方式，并且由于對加法器做了必要的范圍估計仿真，大大降低了系統所需占用資源，可以很方便的應用于各種需要保證精度的單比特數字信號處理場合下。

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