2.2.1 FIR數字濾波器的設計原理分析

　　FIR數字濾波器的構成形式主要有直接型、級聯型、線性相位型FIR濾波器和頻率采樣型等。本文采用直接型結構，故N階FIR數字濾波器的傳遞函數為：

　　H(z)是z-1的N-1次多項式，它在z平面上有個N-1零點，在原點z=0處有一個N-1重極點，因此系統函數H(z)永遠穩定。系統差分方程表達式為：

　　上式就是輸入序列x(n)與單位沖擊響應h(n)的線性卷積，由上式可知n時刻的輸入y(n)僅于n時刻的輸入以及過去N-1個輸入值有關，實際上FIR數字濾波器是由一個"抽頭延遲線"加法器和乘法器的集合構成的。賦給每個乘法器的操作數就是一個FIR系數。

　　線性相位型FIR數字濾波器相位響應是頻率的線性函數，即：

　　該因果系統具有嚴格的線性相位，當M為偶數時，有：

　　其中M為FIR濾波器的抽頭數;h(k)為第k級抽頭系數(單位沖擊響應);x(n-k)為延時k個抽頭的輸入信號。

　　2.2.2 濾波器系數的計算

　　數字濾波器實際上是一個采用有限精度算法實現的線性非時變系統，它的步驟為先根據需要確定濾波器的性能指標，然后利用Matlah提供的濾波器設計工具--FDAtool仿真設計濾波器進行系數的設計。本系統的設計指標：設計一個8階低通濾波器，模擬信號的采樣頻率為50 kHz,信號的截止頻率為2000Hz,輸入序列帶寬為8位。因為在FIR數字濾波器之后的ispPAC20中的D/A轉換器為8位，所以在設置濾波器系數的時候要限制輸出位數。

　　FDATool計算出的值是一個有符號小數，而在DSPBuilder下建立的FIR濾波器模型需要一個整數作為濾波器系數。所以必須進行量化，并對得到的系數進行歸一化處理。

　　2.2.3 FIR數字濾波器模型的搭建

　　DSP Builder是一個系統級(或算法級)設計工具，它構架在多個軟件工具之上，并把系統級和RTL級兩個設計領域的設計工具連接起來，最大程度地發揮了兩種工具的優勢。

　　根據FIR數字濾波器的原理，在Matlab/simulink中進行設計的輸入，利用Altera DSP Builder中的模塊進行濾波器模型的搭建，然后將計算好的FIR數字濾波器系數輸入到搭建的模型中，圖4所示為搭建好的FIR數字濾波器模型。

　　在搭建好的模型中加入兩個正弦波合成的輸入信號，運行仿真，通過Scope窗口觀察濾波器時域仿真波形如圖5所示。

　　從仿真的結果看，FIR濾波器輸入信號上面疊加的帶外信號得到有效濾除，效果為理想。

　　但是由于EDA工具軟件(諸如QuartusⅡ和ModelSim)不能直接處理MATLab的。mdl文件，這就需要一個轉換過。mdl)轉化成通用的硬件描述語言--VHDL文件。轉化后獲得的HDL文件是基于RTL級的，即可綜合的VHDL描述。然后對VHDL的RTL代碼和仿真文件進行綜合、編譯適配及仿真。

　　2.3 后端模擬部分

　　信號經過FIR數字濾波以后，生成的數字信號經過ispPAC20內部D/A轉換器，將數字信號轉換成模擬信號，然后通過ispPAC20內部器件進行最后的模擬濾波，濾除信號中的疊加的某些高頻分量，經過實際驗證，得到的信號能夠滿足設計要求。

　　2.4 系統整體功能的實現

　　將原始信號經過ispPAC20的IN1口輸入，經過內部程序的緩沖以及預濾波作用之后，將信號輸入到比較器ep1的比較端口，然后與8位逐次逼近寄存器(SAR)輸出的數字量經過內部D/A轉換器輸出的信號進行比較，從而完成從模擬信號到數字信號的轉換過程。經過FPGA對轉換后的數字信號的濾波處理之后，從FPGA的管腳輸出，再通過后端ispPAC20的D/A轉換器以及內部的運放以及輸出濾波等程序，將信號從ispPAC 20輸出，從而完成系統的整個功能。

　　3 結束語

　　本系統改變了傳統的只用硬件電路設計的方法，系統中前端模擬部分和后端模擬部分均采用可編程模擬器件(ispPAC)實現，使用高度集成化芯片，系統的可靠性與穩定性有所提高，而且利用FPGA可以根據自己的要求重復配置各種精度和特性的FIR濾波器，使設計更為靈活，但由于利用ispPAC20和FPGA構建的A/D轉換器在轉換精度和速率上有一定的限制，所以此系統在實際工程應用中還存在一定的局限性。