2 系統軟件設計

　　系統軟件設計包括基于VHDL的邏輯控制程序設計和基于C語言的上位機采集測試程序設計。

　　2．1 VHDL程序設計

　　系統設計硬件中，可編程邏輯器件完成的內容有：接收上位機的地址和數據，為模擬開關提供通道選擇信號，為A／D轉換電路提供時鐘信號和片選信號，接收ADS7816轉換的數據，向上位機傳送轉換結果。

　　從圖4中可得到ADS7816在片選信號下降沿到來后的14．5～15個時鐘周期里，完成一次轉換并逐位輸出12位轉換結果。為了能夠得到完整的正確的A／D轉換結果，采用計數方式設置標志位FLG。在ADS7816的片選信號為低電平的前15個時鐘周期中，即“計數器計數值≤14”時，FLG=l，表示A／D轉換正在進行；當“計數器的計數值》14”，則FLG=0，表示A／D轉換結束。當FLG=0時，程序可讀取一次正確的A／D轉換數據。

　　因為ADS7816的數據轉換結果是串行輸入到CPLD中，需在CPLD中將得到的數據進行串并轉換后再通過ISA總線的8位數據線分2次送出。

　　系統進行數據轉換前需先選擇輸入通道，確定采集哪一路信號。上位機輸入的通道號經CPLD送至8路模擬采樣開關。

　　2．2 數據采集測試程序設計

　　上位機的數據采集測試程序采用C語言設計。因為系統采用ISA接口，所以功能測試無需編寫復雜的應用程序，只需在Win98操作系統里編寫C語言的測試程序即可實現系統的數據采集功能。上位機的數據采集測試程序主要完成：采集系統的硬件初始化、通道選擇、數據采集、數據處理和數據輸出。其程序設計流程如圖5所示。

　　3 仿真和實驗結果

　　圖6所示為寫入XC9572的VHDL程序的仿真波形，主要是CPLD控制A／D轉換的功能仿真。從仿真波形圖中可以看出，當地址A為7時，寫入通道號3，得到的輸入通道選通信號為3，實現通過上位機選擇輸入通道功能。當ADCS的下降沿到來后開始啟動A／D轉換；ADCS下降沿起的第3個時鐘對應的ADDATA為系統轉換的第1個數據，直到這次轉換完畢。由給定的ADDATA數據得知，串行輸入的數據是767H（011l O110 0111B）。仿真結果中，地址為4時，數據的低8位結果為67H；地址為5時，數據的高8位結果為07H，仿真結果完全正確。

　　在Windows98下，使用基于C語言的數據采集測試程序，可得到如表l所示的測試數據。從所列數據看出，該數據采集系統采集數據正確，且精度高。

　　4 結論

　　基于CPLD的數據采集系統具有硬件線路簡單、精度高、采集速度快的特點。ISA總線和CPLD結合的數據采集系統有其獨特的優勢。該數據采集系統可循環采樣多路（8路）模擬信號采樣。實際測試結果表明該設計方案可行，且具有很高的實用價值。