Xilinx FPGA有三種可以用來(lái)做片上存儲(chǔ)（RAM,ROM等等）的資源，第一個(gè)就是Flip Flop；第二種就是SLICEM里面LUT；第三種就是Block RAMs資源。

在用Vivado建立工程的時(shí)候選擇器件的時(shí)候就可以看到這些資源的多少。如下圖所示。

這里面的LUT資源是所有的LUT資源，包括SLICEL和SLICEM里面，如果大家想獲得其中SLICEM的LUT資源多少，需要查看相關(guān)器件手冊(cè)。如果大家想要了解底層，SLICEM中的LUT是如何形成RAM等資源的原理，大家可以回顧文章《初識(shí)FPGA CLB之LUT實(shí)現(xiàn)RAM》。

FlipFlop即觸發(fā)器資源，一個(gè)FlipFlop即一個(gè)1bit的觸發(fā)器。

不同系列的器件，一個(gè)Block RAMs的內(nèi)存大小不一樣。例如7系列的FPGA器件當(dāng)中一個(gè)Block RAM的內(nèi)存大小為36Kbits，然后一個(gè)Block RAM可以被配置成兩個(gè)獨(dú)立的18Kbits大小RAM。一個(gè)Block RAM同樣也可以被配置成32Kx1,16Kx2,8Kx4,4Kx9,2Kx18,1Kx36,512x72大小的雙端口RAM（例如8Kx4表示輸入輸出數(shù)據(jù)端口為4bit，每4bit一個(gè)地址，8K大小的地址）。

二. 不同資源的利用方式

不同的資源有對(duì)應(yīng)的利用方式。

我們?cè)?a target="_blank">Verilog里面定義的reg，在綜合映射的時(shí)候就是映射成了FlipFlop資源。例如利用二維的reg去描述一個(gè)RAM，綜合出來(lái)所利用的資源就是FlipFlop。

如下所示，定義了一個(gè)2維的存儲(chǔ)空間mem，數(shù)據(jù)位寬為22（D_WL），地址大小為26（DEPTH）。

上面的代碼綜合后利用的資源信息如下。可以看到上面我們定義的mem的大小為

D_WL*DEPTH=22*26=572bit

可以看到正好用了572個(gè)FF（FlipFlop）。

如果想要利用SLICEM里面的LUT來(lái)做RAM/ROM，其例化方式可以在Vivado的Language Templates工具里面找到對(duì)應(yīng)的方法。如下所示，對(duì)應(yīng)的名字為Distributed RAM/ROM。可以看到有不同數(shù)據(jù)位寬的RAM/ROM的定義方法。

如果想利用Block RAMs資源，其例化方式也可以在Vivado的Language Templates工具里面找到對(duì)應(yīng)的方法。

如果想形成內(nèi)存更大的RAM/ROM，就需要例化多個(gè)上述基本的RAM/ROM，然后自己通過(guò)控制邏輯將他們組合起來(lái)。