作為賽靈思用戶論壇的定期訪客（見 ），我注意到新用戶往往對時序收斂以及如何使用時序約束來達到時序收斂感到困惑。為幫助 FPGA設計新手實現時序收斂，讓我們來深入了解時序約束以及如何利用時序約束實現FPGA 設計的最優結果。

何為時序約束？

為保證設計的成功，設計人員必須確保設計能在特定時限內完成指定任務。要實現這個目的，我們可將時序約束應用于連線中——從某 FPGA 元件到 FPGA 內部或 FPGA 所在 PCB 上后續元件輸入的一條或多條路徑。

在 FPGA 設計中主要有四種類型的時序約束：PERIOD、OFFSET IN、OFFSET OUT 以及 FROM: TO（多周期）約束。

PERIOD 約束與建組

每個同步設計要有至少一個PERIOD 約束（時鐘周期規格），這是最基本的約束類型，指定了時鐘周期及其占空比。若設計中有不止一個時鐘，則每個時鐘都有自己的 PERIOD 約束。PERIOD約束決定了我們如何進行布線，來滿足設計正常工作的時序要求。

為簡化時序約束應用過程，常常可將具有類似屬性的連線分組為一組總線或一組控制線。這樣做有助于完成正確為設計約束定義優先級這一關鍵步驟。

設計約束優先次序排列

若設計有多重約束，則需進行優先次序排列。一般來說，約束的一般性越強，其優先級越低。相反，約束的針對性越強，其優先級越高。舉例來說，時鐘網絡上的某個一般性 PERIOD 約束將被特定網絡的具有更高優先級的 FROM: TO 約束所覆蓋。

特定 FROM: TO（或 FROM: THRU:TO）約束在時鐘域內任意網絡中的重要性均高于一般性約束。

為便于進行約束的優先級排列，可運行賽靈思時序分析器（ISE? Design Suite中的靜態時序分析工具），并生成時序規格迭代報告，即常說的 .tsi 報告。該報告說明了各約束間是如何迭代的，以及該工具如何為各約束設置默認優先級。
采用 PRIORITY 約束關鍵詞可手動設置任一時序約束的優先級并使其優先于默認的或預先設定的優先級。這對同一路徑上的兩個或多個時序約束發生沖突時尤為有用。這里的優先級指的是同一路徑上有兩個或多個時序約束時，該應用哪一個。其余的低優先級約束則被忽略。優先級可在 -10 ~ +10 的范圍內設置。

PRIORITY 值越低，優先級越高。注意該值不會影響到哪些路徑應率先布局和走線，只有當優先級相同的兩個約束出現在同一路徑上時，它才會影響由哪個約束控制該路徑。

下面將以 PERIOD 只控制從同步元件到同步元件之間的網絡，如 FFS 到FFS 為例來進一步介紹（約束以藍色顯示如下）：

該命令的作用是告知工具，確保數據從時序分組“my_from_grp”包含的元件到“my_to_grp”的元件所用時間為 40納秒。時序分析器仍將計算從源分組到目標分組的時鐘偏移，不過若時鐘關聯，則優先級較低。也可使用如下預定義分組：

?

如前所述，工具將自動默認上文所述所有 FROM: TO 約束的優先級高于PERIOD 約束，除非另有規定。

詳細查看 .tsi 報告

除幫助查看時序約束迭代外，.tsi 報告還就如何改進通用約束文件 (UCF) 中的約束提供方法建議。該報告還會告知是否有路徑受多重時鐘域的約束。下面是約束迭代報告的例子：

?

?

在本例中，高優先級的 FROM: TO約束（僅一個）將優先于 PERIOD 約束應用。

建立和保持

在實際的同步數字系統中，數據必須先于進行采樣的時鐘脈沖邊沿到達。達到這一目標所需的最短時間稱為“建立時間”。除了先于時鐘脈沖邊沿到達外，數據必須在時鐘脈沖邊沿保持一定時間，這一時間稱為“保持時間”。保持時間可
以為負，此時數據在時鐘脈沖邊沿到達前便已結束；可以為零，此時數據保持到時鐘脈沖邊沿采樣；也可為正，此時數據保持到時鐘脈沖邊沿采樣完畢后一段時間。

根據設計，在 FPGA 架構中，對所有速度等級，保持時間均不為正（或零或負）。這樣可簡化布局和布線，因數據只
需先于時鐘脈沖邊沿到達，并可在時鐘脈沖邊沿采樣發生后即刻發生變化。數據超出最小建立時間的值稱為時序裕量。時序裕量應總是為正。若報告上出現時序裕量負值，則說明建立時序尚未得到充分滿足，數據到達太遲。

時鐘路徑本身也有延遲或偏移。因此，要分析時序，工具需計算出數據和時鐘到達所分析觸發器的時間。

約束違例的簡便補救辦法

重申一下：PERIOD 約束定義的是觸發器等同步元件的時鐘周期?？墒褂脮r序分析器來驗證同步元件之間的所有路徑是否滿足設計的建立和保持時序要求。PERIOD 約束違例將以負的時序裕量顯示在在時序報告，并說明到底是建立時間還是保持時間要求出現違例。所以若報告顯示發生了建立時間違例時該作何處理？應找出兩個所分析的同步元件間一條較快路徑，或至少是某種方法來確保數據在合適時間內到達并保持足夠長的時間，以便時鐘脈沖邊沿能夠正確采樣。若布局布線軟件無法找到更快的路徑，則可從 FPGA Editor 工具中手動進行布線。

不過這是最后的手段。在弄清楚不用它如何解決問題之前，請盡量不要使用這種方法。只使用 FPGA Editor 查看底層結構“知其所以然”，了解工具對設計的所做的處理，以達到讓設計恰當的使用FPGA 資源來實現的目的。首先試試重構電路來滿足設計的時序要求。一個比較簡單的方法就是在路徑上及早布置一個觸發器。該技術即為流水線，它會增加信號的延遲，不過也可使信號值得到正確地采樣。

若出現保持時間違例（數據在時鐘脈沖邊沿到來之前便已結束），則往往說明存在設計問題（架構不良）。數值只能
在時鐘脈沖邊沿發生變化，而不是之前。

若外部信號值在時鐘脈沖邊沿之前發生變化，則需使用 DCM 或 PLL 延遲時鐘脈沖邊沿，這樣數據才能由新的延遲時鐘正確采樣。

有一種替代方法，就是在輸入/ 輸出模塊中使用 IDELAY 元件，將數據移到時鐘有效的位置上。

數據有效窗口與亞穩態時鐘脈沖邊沿之前的時間（建立）加上時鐘脈沖邊沿之后的時間（保持）即為“數據有效窗口”，也就是數據保持穩定，以進行正常采樣的時間。若數據在此期間沒有保持有效，則結果存在不確定性，或不可知。

不過，數據的有效時間未達到規定的長度，并不意味著觸發器輸出為亞穩態。亞穩態不同于不確定。若不能滿足時序要求，則輸出可能為隨機的 1 或 0。亞穩態是指時鐘脈沖邊沿“幾乎”能進行狀態采集，而觸發器輸出則在時鐘脈沖邊沿之后的一段時間內處于某種中間狀態（非 1 非 0）。亞穩態無法避免，因其為時鐘脈沖邊沿和數據幾乎完全“錯過”時的電路物理狀態。

在設計合理的同步系統中，亞穩態不是什么問題。當出現異步情況（如敲擊鍵盤上的一個鍵）或當兩個同步時鐘彼此異步時，亞穩態就會成為問題。一般而言，若出現異步情況，則需進行同步處理。

關于如何處理亞穩態的情況，這里有篇不錯的專題文章：
spr2003/synchronization_pres.pdf 。（要深入了解亞穩態，請查看本期第二篇文章 FPGA101）

傳輸時間與 OFFSET 約束

信號從 A 點到達 B 點所用的時間稱為傳輸時間。它取決于傳輸介質中光傳播的速度。例如，PCB 電路板上的走線以 6~7 皮秒/ 毫米來傳輸信號。可采用多種方法來確定這一時間值，例如進行仿真，或在材料介電常數與走線幾何結構已知的情況下，列方程求解。在芯片內，信號的行為方式也很類似，不過也會因通過緩存器、反相器、邏輯和互聯等有
源電路而發生延遲。

傳輸時間是可測量的，通常用示波器來測量。當路徑上無有源元件時，傳輸時間一般不會有太大變化。若路徑在芯片內，則晶體管的作用會使路徑延遲在最大值與最小值之間變化。設計需同時滿足二者的時序要求。

為告訴工具數據何時到達特定位置，需使用另一種名為“OFFSET_IN”的約束?！癘FFSET_IN”約束在時鐘和數據進入器件時，對其關系進行了定義。以如下約束為例：

OFFSET_IN 適用于進入器件的時鐘與數據之間的關系，另一種常見的OFFSET_OUT 約束定義時鐘在 FPGA 輸入處發生跳變后數據離開器件所需的時間。以下為常見的 OFFSET_OUT 用法：

分組與分組名稱

時間分組是用來識別對于同步元件間的路徑集或連線集的約束的一種方式。向時序分組添加組件，應使用 TNM、TNM_NET 或 TIMEGRP。

通過定義分組并給定分組之間的時序要求，可對路徑進行約束。部分約束不需要時序分組，如 NET MAXDELAY。這一最大延遲 (MAXDELAY) 屬性定義了一條連線上允許的最大延遲。

時序名稱

向用戶定義的分組添加組件，可這樣處理：

在此，“TNM”為保留字，用于定義時序分組的名稱。

在這種情況下，object_name 為帶分組元件或信號的名稱，predefined_group 為可選關鍵詞，標示符可以是字母、數字和下劃線的任意組合。不能使用諸如 FFS、LATCHES 或RAMS 這樣的保留字。該變量對大小寫敏感。（TNM=abc 不等于 TNM=ABC）。

可將 TNM 應用于任何連線、元件引腳、原語或宏。組件可加入一個以上的分組。例如，my_ffs_group TNM 中可含有 my_ff組件。同樣，my_ffs_group2 TNM 也可包含 my_ff 組件。要創建分組，請使用：

所有在 t e s t e r 宏中的 PADS、LATCHES、RAMS 及 FFS 都將放在名為 coverall 的分組中。相關的約束指南將包含完整的預定義分組列表。

簡潔至上

一般而言，約束的數量越少越好。復雜的約束引發的問題往往比解決的要多。另外，部分路徑或網絡是非關鍵性的，可對這些網絡不使用約束。TIG（時序忽略）約束用于清除對無需關注的路徑，或從虛假路徑上移除約束。以下為常見 TIG：

賽靈思有大量寶貴的關于時序約束的資源，其中最值得一讀的，我已在以下參考文獻中列出。若您有更深入的問題，請隨時與我聯系。我邀請您參加賽靈思社區論壇，該論壇可為 您的一些FPGA 設計中最棘手的問題提供充分的解答。

參考文獻：
《約束指南》：UCF、PCF、HDL 約束語法，
cgd.pdf 。

《時序約束用戶指南》：如何約束設計的概念信息， 。

《時序分析器使用幫助》：使用賽靈思時序分析器的一般信息， 。