采用 VIVADO 提高工作效率

　　為了提高設(shè)計(jì)人員采用 28 nm 及其更高 All Programmable 器件的工作效率，賽靈思還全新開發(fā)了新一代設(shè)計(jì)環(huán)境和工具套件 Vivado ?（圖 4）。開發(fā)工作耗時(shí) 4 個(gè)日歷年以上，凝聚 500 人多年的努力。沒有這款設(shè)計(jì)套件，設(shè)計(jì)團(tuán)隊(duì)就不能有效地發(fā)揮賽靈思 3D IC 的潛力。對(duì) FPGA 和 SoC 而言，Vivado Design Suite 將設(shè)計(jì)質(zhì)量結(jié)果提升了三個(gè)速度等級(jí)，將動(dòng)態(tài)功耗降低了高達(dá) 50%，可路由性和資源利用率提升了 20% 以上，集成和實(shí)現(xiàn)速度翻了兩番之多。

　　
圖 4：賽靈思的 Vivado 為設(shè)計(jì)人員帶來一流的設(shè)計(jì)套件，大幅提升工作效率，顯著加速產(chǎn)品上市進(jìn)程。

　　Vivado 對(duì)支持新型 All Programmable 器件組合、實(shí)現(xiàn)可編程系統(tǒng)高度集成發(fā)揮著至關(guān)重要的作用。因此，我們關(guān)注的重點(diǎn)大大超越了加速實(shí)施流程和 QoR、利用尖端分析引擎和關(guān)閉自動(dòng)化。為了實(shí)現(xiàn)出色的集成度，Vivado 支持分層架構(gòu)、IP 核封裝和重用、自動(dòng)化 IP 核拼接以及高速驗(yàn)證。為了進(jìn)一步加快產(chǎn)品上市進(jìn)程，提高設(shè)計(jì)抽象化水平，Vivado 支持基于 C 設(shè)計(jì)和驗(yàn)證的流程，能通過高層次綜合和自動(dòng)化 AXI 接口生成來加速從 C 到 RTL IP 的創(chuàng)建和集成速度。這樣，Vivado 不僅加速了實(shí)現(xiàn)速度，也在設(shè)計(jì)前端加快了 C 到 RTL 的集成速度。

　　總結(jié)

　　賽靈思如今開發(fā)了各種形式的可編程技術(shù)，超越了可編程硬件而涵蓋軟件領(lǐng)域，超越了數(shù)字而涵蓋 AMS，超越單芯片而涵蓋多芯片 3D IC 實(shí)施方案。賽靈思將這些技術(shù)整合到 All Programmable FPGA、SoC 以及 3D IC 中，可幫助設(shè)計(jì)團(tuán)隊(duì)提高可編程系統(tǒng)集成度，改進(jìn)整體系統(tǒng)性能，降低材料清單成本，并加快向市場(chǎng)推出創(chuàng)新型產(chǎn)品的速度。賽靈思產(chǎn)品組合的變革轉(zhuǎn)型可追溯到 2008 年，部分創(chuàng)新技術(shù)則能進(jìn)一步上溯到 2006 年，其成果則是如今的產(chǎn)品組合技術(shù)已整整領(lǐng)先競(jìng)爭(zhēng)對(duì)手一代的水平，為客戶帶來增值。

　　放眼 20nm 工藝節(jié)點(diǎn)，賽靈思將推出更高級(jí)的 FPGA、第二代 SoC 以及 3D IC 產(chǎn)品，進(jìn)一步擴(kuò)大領(lǐng)先地位，同時(shí)還將推出 Vivado 設(shè)計(jì)系統(tǒng)，使賽靈思的技術(shù)水平始終領(lǐng)先一代之遙。賽靈思開始同客戶合作調(diào)節(jié)改進(jìn) SoC 和 3D IC 技術(shù)的舉措領(lǐng)先競(jìng)爭(zhēng)對(duì)手多年，重新定義了高速串行收發(fā)器等關(guān)鍵核心技術(shù)的開發(fā)和交付，改進(jìn)了設(shè)計(jì)方法和工具，擴(kuò)展了系統(tǒng)級(jí)生態(tài)系統(tǒng)和供應(yīng)鏈，并確保其質(zhì)量和可靠性。