SerDes已經成為需要快速數據移動和有限I/O的芯片的主要解決方案，但隨著速度不斷提高以抵消數據的大量增加，這項技術變得越來越具有挑戰性。

串行器/解串器用于將并行數據轉換為串行數據，使設計人員無需增加引腳數即可加速數據通信。但隨著數據量的增加，以及隨著越來越多的設備連接到Internet并最終連接到云，越來越需要更快地移動更多數據。這反過來又使SerDes設計變得越來越復雜。

對高速SerDes的大部分需求來自大型數據中心，目前最先進的吞吐量為100 Gbps。最近開始想400Gbps進發。甚至人們已經開始探路800 Gbps的支持。

因此，IEEE和光互聯網論壇的標準在單個通道上定義越來越高的數據速率，這允許將數據聚合到更大的系統。然后，為了將SerDes技術提升到更高的性能水平，其中一項重大進步是采用了高于28Gbps的PAM4信令。

Rambus業務運營高級主管Sunil Bhardwaj說：“隨著串行數據速率達到每通道100多Gbps，帶寬增加引起的信號損傷促使采用PAM4或4級脈沖幅度調制?！?“與NRZ（不歸零）相比，PAM4通過在每個符號中傳輸兩位來將給定數據速率的帶寬減半。這允許在通道中加倍比特率而不會使所需帶寬加倍。例如，使用PAM4信令，56-Gbps比特率以28 GBauds傳輸，并具有14 GHz的奈奎斯特頻率。利用NRZ信令，56 Gbps比特率以56 GBauds傳輸，奈奎斯特頻率為28 GHz。

但有一個權衡?！岸鄠€符號級別使PAM4對振幅噪聲比NRZ更敏感，”他解釋說?！芭cNRZ相比，PAM4引入了9.6dB的損耗，工作在相同的奈奎斯特頻率。然而，在這些高頻率下，以NRZ奈奎斯特頻率的一半運行的能力使PAM4成為低損耗替代方案。與NRZ一樣，PAM4信號受抖動，信道損耗和符號間干擾的影響。此外，三個眼圖的測量因新的接收器行為而變得更加復雜，例如三個限幅器閾值，單個限幅器時序偏移，均衡以及時鐘和數據恢復。不出所料，PAM4信號分析從為分析NRZ的抖動和噪聲而開發的技術中借鑒了很多。此外，許多NRZ技術適用于PAM4。

另一個復雜因素是高速設計越來越容易受到電磁串擾問題的影響，ANSYS半導體業務部產品營銷經理Annapoorna Krishnaswamy指出。

電磁交叉耦合問題變得越來越重要的一些關鍵因素包括：

頻率升級，片上信號頻率超過2 GHz，遠高于6 GHz范圍，進入5G應用的毫米波頻段。

快速提高數據速率和使用高速接口來支持多個通道彼此接近的數據傳輸，這增加了串擾問題的風險。

更高的集成度和布局密度（SoC）。通過將高性能數字內核與敏感的模擬和RF構建模塊集成。

封裝小型化，大量使用再分配層（RDL）。

2.5D / 3D封裝技術。

隨著時鐘速度的提高，先進的封裝類型以及減小面積的壓力，設計和驗證高速IC設計的傳統方法已不再足夠。

設計的所有方面 - 高速信號/時鐘線，詳細的電源和接地布線，無源器件，甚至封裝層都需要進行詳細建模和驗證。需要對片內寄生效應進行精確建模，包括自感和互感（RLCk），以完全捕獲從DC到毫米波頻率的電氣行為（適用于5G應用）。這對于分析由于通過電源/接地，基板或封裝層的耦合而影響多個鄰近區域的一個信號的不需要的電磁干擾是至關重要的?！?/p>

這就是為什么準確捕獲電磁（EM）現象（包括電流分布，皮膚和鄰近效應）對于降低EM串擾引起的性能降低和高速和低功耗片上系統故障的風險至關重要的原因。EM感知設計流程有助于減少過度設計，面積和成本，同時確保設計的卓越性能，質量和可靠性。

圖1：典型的高速I/O架構

設計挑戰

Adesto的工程師Martin Hujer表示，對于高速SerDes，挑戰通常圍繞功耗，時鐘分配（模擬時鐘樹），所用封裝類型以及寄生效應?！叭缓?，PCB上有布線，支持測試模式和測試模式，以及快速數字邏輯。此外，還需要一種符合更高級別串行協議的數字控制器。在集成到定制芯片中時，必須考慮所有這些挑戰。根據應用和客戶要求，可能存在替代解決方案的潛力，您可以在一個或多個高速串行通道和速度較慢但仍然很快的并行總線之間進行權衡?！?/p>