智能電表主控芯片中的電源設計

摘要：對于智能電表的設計而言，由于其使用場景的特殊性，主控芯片的供電可以是電池或變壓器等。因此對于電能表主控芯片的設計來說，其內部的電源設計就變得尤為重要。重點論述電能表主控芯片中電源管理的設計，包含 POR、BOR 和電源切換開關的設計等。

1 引言

結合圖 1 所示，在現有的智能電表設計中，對于整個系統的供電而言，一般是從市電取電，經由變壓器和穩壓電路整合，給電表的 MCU 或其他模塊供電。當市電掉電時，一般由電池替代市電供電，繼續維持系統電源。在某些更為特殊的應用場景中，比如印度、巴基斯坦地區的防竊電電表設計中，就存在僅有零線掉電，火線為竊電使用時，電表內部并不構成電源回路，而電表內部系統供電也并未選擇電池供電，而是選擇套在火線上的電流互感器產生的感應電流給電表系統供電。在這些應用場景中，可選擇圖 1 中的方法，即在整個供電的外部采用切換開關電路。隨時切換市電、電池或者互感器供電，但是這個切換電路設計比較復雜，可靠性也不高，而且隨著電能表設計的高度集成化，往往圖 1 右側的 MCU、LCD 模塊、存儲電路、計量芯片，已經被整合為一枚主控 SoC（System on Chip，稱為芯片級系統）芯片所替代。因此，如何設計好這枚主控芯片內部的電源設計，成為電能表設計的關鍵技術[1-4]。

2 智能電表主控芯片中的電源設計

由于芯片有多個電源域和多個外部供電電源，電源管理就變得尤其重要了，電源管理包括 POR 和BOR，電源切換以及 LDO 的開關管理等。圖 2 給出的是主控芯片內部各 POR 示意圖。

2.1 POR

2.1.1 POR 的對應的電源域劃分說明

芯片包括了多個 POR 模塊和 BOR 模塊，對于電能表主控芯片中的 POR 模塊的功能分別是：

（1）POR_3V3 用來上電復位 ANA_3V3 電源域并參與 MAIN_1V5，LP_1V5 和 EMU_2V5 的上電復位。其中 3V3 為芯片 3.3 V 電源域，用以為芯片中的 LCD 模塊、GPIO 模塊、UART 模塊等供電。

（2）POR_RTC 用來上電復位 RTC_1V5 電源域。其中 RTC_1V5 為 1.5 V 的獨立 RTC（實時鐘）電源域，對于目前的智能電表而言，RTC 的精度直接影響到電表的費率等功能，因此 RTC 由一單獨的電源域控制。

（3）POR_MAIN 用來上電復位 MAIN_1V5 電源域，上電時也參與復位 LP_1V5 電源域 POR_LP 用來上電復位 LP_1V5 電源域和 MAIN_1V5 電源域。其中 MAIN_1V5 為主控芯片中低功耗的 Cortex-M0 的 CPU 內核的電源域。

（4）POR_EMU 用來上電復位 EMU_2V5 電源域。其中 EMU_2V5 為主控芯片中計量部分的電源域控制。

2.1.2 POR 過程說明

用比較器實現 POR_MAIN 和 POR_EMU 的功能。POR_MAIN 直接檢測 LDO_MAIN 的電壓輸出，POR_EMU 則檢測 LDO_EMU 電壓輸出的分壓輸出。

比較器在 POR_3V3_N_D（POR_3V3_N 經過 6 個 LRC 的延長）為低時，輸出低電平。在POR_3V3_N_D 變高時，比較器輸出實際比較值：當比較器正端輸入低于 VREF（1.2 V）時輸出低，高于 VREF 時輸出高。POR_3V3_N 經過 6 個 LRC 的延長是為了在極快速上電情況下保證 BANDGAP 的建立和 POR 信號到 1.5 V 域的 Level shifter 的 1.5 V 供電建立。

由于是 3.3 V 供電，比較器輸出不會 float，所以 POR_MAIN 和 POR_EMU 的輸出就可以作為 MAIN 域到 LP 域的隔離和 EMU 域到 MAIN 域的隔離。

POR_EMU 輸出在送到 SCU 以外，還送到 EMU_A，與 EMU_A 里的上電指示輸出 AND 后作為 EMU 域的 ready 信號連接到 EMU_D。

POR_3V3_N 為低時會拉低 POR_LP 的輸出。圖 3 是在極快上電情況下各 POR_MAIN 和 POR_LP 產生過程（不考慮 BOR）。

在這種情況下，3.3 V 電源上升極快，POR_3V3_N釋放很早，在 POR_3V3_N_D 釋放時，LDO 輸出早已達到額定輸出，這時 POR_MAIN_N/POR_LP_N 基本上與 POR_3V3_N_D 同時釋放。這種情況下，系統 reset （RESETn）的釋放時間取決于 POR_MAIN_N/POR_LP_N。

圖 4 是在極慢上電情況下各 POR 產生過程（不考慮 BOR）。

在這種情況下，3.3 V 電源上電很慢，LDO 輸出基本跟隨 3.3 V 電源，在 POR_3V3_N_D 釋放后一段時間 LDO 可能才建立好。這時的 1.5 V POR在 POR_3V3_N_D 釋放后一段時間后釋放。這種情況下的一個問題是，由于在 POR_3V3_N 釋放時（約 1.6 V），BANDGAP 還未達到額定值,而 POR_MAIN/POR_EMU 是通過比較器比較 LDO 輸出和 BANDGAP 來釋放 POR ，這時的 POR 可能會提前釋放（LDO 輸出還未達到 1.2 V）。但由于系統復位最終還要取決于 POR_LP，而 POR_LP 可以保證在 1.2 V 釋放， 所以這個問題不會造成實質影響。

2.2 BOR

3.3 V 的 BOR_RST_N 則是用來監測 ANA_3V3 電源域以提供低電壓復位。BOR 上電默認是 enable，用戶可以通過程序 disable BOR，也可以通過 NVR 來調整復位閾值。BOR 的輸出上有一個 100 μs 的濾波來過濾短的電源瞬時波動。

2.2.1 BOR 過程說明

由于 BOR 默認是 enable 的，芯片在實際上電過程還會受到 BOR 的影響。圖 5 是有 BOR 參與的上電，低電壓及下電過程示意圖。 假設 BOR 默認閾值是 2.2 V，由 NVR 加載的閾值是 2.4 V。

2.2.2 BOR 產生過程

（1）上電開始時，BOR 默認 enable。在 3.3 V POR 結束后，POR_1V5 和 BOR 開始有效（BOR 也可能與 3.3V POR 重疊）。當 VDD33 達到默認閾值 2.2 V 時，BOR 釋放（POR_1V5 與 BOR 的釋放先后順序不一定，取決于上電速度，這里只考慮 BOR 后釋放的情況）。由于在上電過程中發生過 BOR，所以在正常上電后，復位標志寄存器的 BOR 位可能是置起來的。

（2）上電復位后，VDD33 如果發生變化，小于 100 μs 的毛刺可以被濾掉；當 VDD33 低于 BOR 默認閾值的時間長于 100 μs 時，BOR 會被拉低生效，一直到 VDD33 恢復到 BOR 默認閾值以上（上升閾值會高于下降閾值，這就是 BOR 閾值遲滯）。

（3）在 CPU reset 結束時，會從 NVR 里加載預設好的 BOR 閾值電壓。這里以 2.4 V 為例。

（4）BOR 加載 NVR 閾值后，如果 VDD33 降到 2.4 V 以下超過 100 μs，則 BOR 輸出拉低進行復位。

（5）當 VDD33 繼續下跌到低于 POR 閾值時， POR 開始有效，芯片重新上電。

2.3 電源切換

智能電表主控芯片主電源域有兩個供電電源：市電 VSYS 和電池 VBAT，假設如果有互感器供電的話，可以將 VSYS 和 VBAT 接在一起視作 VSYS，而將互感器供電接原 VBAT 腳上，視作 VBAT，而主控芯片中的電源切換單元負責這兩個電源的切換，保證在各種情況下為芯片提供正確的供電，電源切換如圖 6 所示。

VREF 通過兩個比較器分別與 VSYS 和 VBAT 比較。根據兩個比較器的結果，電源切換控制邏輯控制兩個電源的切換。VDD33 是切換后的電源，為芯片系統域供電（ANA_3V3）。COMP_OUT 指示當前為芯片供電的電源是 VSYS 還是 VBAT。 COMP_OUT＝1 表示當前電源是 VSYS，反之當前電源是 VBAT。任何的電源切換動作都會導致 COMP_OUT 的翻轉，從而在 SCU 里產生 CPU 中斷。

芯片供電電源選擇的原則是：當 VSYS 高于閾值，則由 VSYS 為芯片供電；當 VSYS 低于閾值時，如果 VBAT 高于閾值則由 VBAT 供電，如果 VBAT 也低于閾值，則由 VSYS 繼續供電。

VBAT 的閾值固定（2.1/1.9 V）。VSYS 則設置了若干閾值。為了避免震蕩，VSYS 閾值又分為上升閾值和下降閾值，用戶程序設置閾值時一定得保證上升閾值大于下降閾值。VSYS 的閾值可以在系統 reset 結束時從 NVR 加載，也可以通過用戶程序修改 SCU 的相關寄存器來改變。上電時默認上升閾值是 2.7 V，下降閾值是 2.2 V。

值得注意的是，電源切換會產生中斷，但中斷會不會被 CPU 響應，一是取決于中斷源是否被 enable。另外，如果 BOR 閾值設的高于 VSYS 閾值，也不會響應，因為在電源切換時產生了 BOR reset。當電源發生切換時，新舊電源間會有低至 VSYS 閾值的負脈沖。這時如果 BOR 使能，且閾值高于 VSYS 閾值，就會發生 BOR reset。

3 結語

通過對主控芯片中的 PRO 和 BOR 的劃分，以及產生過程的設計，使得智能電表在上下電時可以可靠的工作，而不會產生震蕩或者復位。電源切換電路的設計則保證了智能電表使用場景更為豐富，適應性更強，而基于上述設計的智能電表主控芯片，也在大規模的應用中的到了驗證，展現出了良好的適應性和可靠性