LV/HV P-Well BCD技術的芯片與制程剖面結構

LV/HV P-Well BCD技術能夠實現低壓 5 V 與高壓 100～700 V（或更高）兼容的 BCD 工藝。為了便于高低壓 MOS 器件兼容集成，采用源區為硼磷雙擴散形成溝道的具有漂移區的偏置柵結構的 HV LDMOS 器件。改變漂移區的長度，寬度，結深度以及摻雜濃度等可以得到不同的高電壓。采用 MOS 集成電路芯片結構設計﹑工藝與制造技術，依該技術得到了芯片制程結構。

1 制造技術的整合

LV/HV P-Well BCD[B] 制造工藝能夠實現低壓 5V 與高壓 100～700 V 范圍（或更高）兼容的工藝技術，即以 LV P-Well BiCMOS[B] 芯片與制程結構[1]為基礎，引入源區作異型雙擴散，在溝道和漏極之間具有場氧化層（F-Ox），形成適合于 HV 要求的漏漂移區的器件工藝，以制得 HV LDMOS 的兼容技術，實現同一硅襯底上形成 LV CMOS﹑LV 雙極型以及 HV LDMOS 等器件，并使之互連，以實現 LV/HV 兼容 BCD 技術。改變漂移區的長度，寬度，結深度，摻雜濃度等可以得到不同的高壓。實際上，把 HV LDMOS 器件引入 LV BiCMOS[B] 集成電路中，使之整合于一體。因此，制造工藝復雜，兼容了雙極，CMOS，DMOS 的工藝技術。

HV LDMOS 與偏置柵 MOS 結構相同點都是偏置柵，長的漂移區，而不同點 LDMOS 源區作異型雙擴散，具有短的溝道，驅動能力大。

LV/HV 兼容 BCD 工藝有許多種，可以分成兩類：一類 LV/HV P-Well BCD[C] 工藝技術[2]；另一類以 LV BiCMOS[B] 工藝為基礎，引入 HV LDMOS 工藝，以制得 HV LDMOS 的兼容技術，并以 LV/HV P-Well BCD[B] 來表示。這種技術可分成兩種不同結構：HV LDMOS 和 HV VDMOS。現先敘述前一種結構。在 LV/HV P-Well BCD[B] 技術（1）芯片結構與制程中，采用 HV LDMOS 結構。

為了描繪出雙極型與 CMOS/LDMOS 器件兼容集成的 LV/HV P-Well BCD[B] 技術（1）制程結構，本文應用芯片結構技術[2]，可以得到芯片剖面結構。并利用計算機和它所提供的軟件，可以得到芯片制程中各個工序剖面（或平面/剖面）結構。依照各個工序的先后次序互相連接起來，可以得到制程剖面（或平面/剖面）結構。該結構的示意圖直觀顯示出 LV/HV P-Well BCD[B] 技術（1）制程中芯片表面﹑內部器件以及互連的形成過程和結構的變化。

2 芯片剖面結構

應用芯片結構技術[2]，使用計算機和它所提供的軟件，可以得到 LV/HV P-Well BCD[B]技術（1）芯片典型剖面結構。首先由設計人員在電路中找出各種典型元器件：LV NMOS，LV PMOS，LV NPN（縱向）， LV PNP（橫向）以及 HV LDNMOS。然后由制造人員對這些元器件進行剖面結構設計，選取剖面結構各層統一適當的尺寸和不同的標識，表示制程中各工藝完成后的層次，設計得到可以互相拼接得很好的各元器件結構（或在元器件結構庫中選?。?，分別如圖 1 [A]﹑[B]﹑[C]﹑[D]以及 [E] 所示（不要把它們看作連接在一起）。最后把各元器件結構依一定方式排列并拼接起來，構成芯片剖面結構，圖 1A 為其示意圖。以該結構為基礎，消去 LV PNP，引入 Poly 電阻和場區電容，改變 NPN 結構，得到如圖 1B 結構。如果引入不同于圖 1 中的單個或多個元器件結構或對其中元器件結構進行改變，則可得到多種不同結構。選用其中與設計電路相聯系的一種結構。下面僅對圖 1A 結構作敘述。

3 工藝技術

電路采用 1.2 μm 設計規則，使用 LV/HV P-Well BCD[B]工藝技術（1）。該電路主要元器件﹑制造技術以及主要參數如表 1 所示。它以 LV P-Well BiCMOS[B] 制程及其所制得的元器件 [1] 為基礎，引入兼容偏置柵 HV LDMOS 器件工藝，最終在同一硅襯底上形成高低壓器件，并使之互連，實現所設計電路。該電路或各層版圖己變換為縮小的各層平面和剖面結構圖形的 IC 芯片。如果所得到的工藝與電學參數都適合于所設計電路的要求， 則芯片功能和電氣性能都能達到設計指標。

表 1 中參數中：高-低壓柵氧化層厚度為 THV-Gox/TLV-Gox，DP- 區結深，薄層電阻為 XjDP-/RSDP-，LDNMOS 有效溝道長度/漂移區長度為LeffLDN/LDLDN，導通電阻為 RON，其它參數符號與通常表示相同。

為實現 LV/HV P-Well BCD[B] 技術（1），引入 HV LDNMOS 器件工藝，對 LV P-Well BiCMOS[B] 工藝[1]作如下改變。

（1）N- 型外延層中 P-Well 推進后，引入 11B+ 注入并推進，生成 DP- 區，源漏摻雜后形成 N+/DP- 區為雙擴散源，N+ 區為漏，溝道和漏之間適合于 HV 要求的長的低濃度的 N- 型外延層為漂移區。

（2）場區氧化后，在溝道與漏之間引入場氧化層，形成適合于 HV 要求的厚度和長度。

（3）腐蝕預柵氧化層后，引入厚﹑薄柵氧化膜生長。

（4）Poly 淀積并摻雜，引入刻蝕形成偏置柵結構。上述引入這些基本工藝，使 LV P-Well BiCMOS[B] 芯片結構和制程都發生了明顯的變化。工藝完成后，以制得 LV NMOS 與 LV PMOS [A，B]，LV NPN 和 LV PNP [C，D] 以及 HV LDNMOS，并用 LV/HV P-Well BCD [B] 技術（1）來表示。

P-Well BCD [B] 技術（1）電路電氣性能/合格率與制造各種參數密切相關，確定用于芯片制造的基本參數，如表 1 所示。

（1）工藝參數：如各種摻雜濃度及其分布，XjBLN+/XjIP+/XjDN/XjPW/XjDP-/XjN+/XjP+ 等結深，TF-Ox/THV-Gox/TLV-Gox 等氧化層厚度以及 LDLDN 等。

（2）電學參數：ULV/UHV 等 LV/HV 閾值電壓，RSBLN+/RSIP+/RSDN/RSPW/RSDP-/RSN+/RSP+ 等薄層電阻，BULVDSN/BULVDSP，BUCBO/BUCEO 等擊穿電壓，β以及 RON 等。

（3）硅襯底電阻率/外延層厚度及其電阻率等的要求，制定出各工序具體工藝條件，以保證所要求的各種參數都達到規范值，而且確保批量生產中電路具有高成品率，高性能以及高可靠性。

制作掩模時，通常設計者要與制造者一起來確定。如果應用芯片結構及其制程剖面結構技術，則不難確定出各次光刻工序及其所用掩模的名稱﹑圖形黑白﹑正膠﹑劃片槽有無以及對準層次。

由下面制程剖面結構圖 2 中可以看出光刻工序各個層次，需要進行 17 次光刻。因此，光刻對準曝光要嚴格對準﹑套準，并使之在確定的誤差以內。與 LV P-Well BiCMOS[B] 相比，增加了 1塊掩模：HV 柵氧化膜區，DP- 區是基區, 并兼作PNP 集電區輕摻雜區和雙擴散源區。

4 工藝制程

圖 1 所示的 LV/HV P-Well BCD[B] 技術（1）芯片結構的制程是由工藝規范確定的各個基本工序﹑相互關聯以及將其按一定順序組合構成。為實現此技術，在 LV BiCMOS 制程中引入上面的（1）～（4）的基本工藝，不僅增加了制造工藝，使芯片結構發生了明顯的變化，而且改變了制程，從而實現了 LV/HV P-Well BCD[B] 技術（1）制程。

制程需要運行多次氧化﹑光刻﹑雜質擴散﹑離子注入﹑薄膜淀積以及濺射金屬等主要工序。這些工序提供了以下工藝結構。

（1）形成電路芯片中的各個元器件：LV NMOS，LV PMOS，LV NPN（縱向），LV PNP（橫向）以及 HV LDNMOS 等。

（2）這些電路元器件所需要的精確控制的硅中的雜質層：BLN+，N-EPI， IP+， DN， P-Well，DP-，PF，NF， 溝道摻雜，SN-，N+Poly，N+，P+ 等。

（3）形成集成電路所需要的介質層：F-Ox， LV/HV G-Ox，Poly-Ox，TEOS， BPSG/LTO 等。

（4）這些電路元器件連接起來形成集成電路所需要的金屬層：AlSiCu。這些按給定的順序進行的制造步驟構成了制程。

應用計算機，依據芯片制造工藝中的各個工序的先后次序，把各個工序互相連接起來，可以得到 LV/HV P-Well BCD[B] 技術（1）制程。該制程由各工序所組成，而工序則由各工步所組成來實現。根據設計電路的電氣特性要求，選擇工藝規范號和工藝序號，以便得到所需要的工藝和電學參數。

為了直觀地顯示出制程中芯片表面﹑內部元器件以及互連的形成過程和結構的變化，藉助圖 1 芯片剖面結構和制造的各個工序，利用芯片結構技術，使用計算機和它所提供的軟件，可以描繪出芯片制程中各個工序剖面結構，依照各個工序的先后次序互相連接起來，可以得到 LV/HV P-Well BCD[B] 技術（1）制程剖面結構，圖 2 為其示意圖。

（1）襯底材料 P-Si<100>，初始氧化（Init-Ox）（1），光刻 BLN+ 埋層， 腐蝕SiO2， BLN+ 區氧化（BLN+-Ox）， 121Sb+注入，如圖 2-1 所示。

（2）注入退火，BLN+ 區推進/氧化，腐蝕凈 SiO2，N- 型外延（N-EPI），初始氧化（Init-Ox）（2），光刻隔離區（IP+），腐蝕SiO2， 隔離區氧化（IP+ -Ox），11B+ 注入，如圖 2-2 所示。

（3）注入退火，隔離區（IP+）推進/氧化，光刻 DN 區，腐蝕 SiO2， DN 區氧化（DN-Ox），31P+ 注入，如圖 2-3 示。

（4）注入退火，DN 區推進/氧化，光刻P-Well 區，腐蝕 SiO2， P-Well 區氧化（PW- Ox），11B+ 注入，如圖 2-4。

（5）注入退火，P-Well 推進/氧化，光刻 DP- 區，腐蝕 SiO2， DP- 區氧化（DP- -Ox），11B+ 注入，如圖 2-5 所示。

（6）注入退火，DP- 區推進/氧化，腐蝕凈SiO2， 基底氧化（Pad-Ox），Si3N4 淀積，光刻有源區，刻蝕 Si3N4，如圖 2-6示。

（7）光刻 P 場區（PF），11B+ 注入，如圖 2-7 所示。

（8）光刻 N 場區（NF），31P+ 注入，如圖2-8 所示。

（9）注入退火, 場區氧化（F-Ox）如圖 2-10 。

（10）三層（SiON/Si3N4/SiO2）腐蝕，預柵氧化（Pre-Gox）， 光刻 LV P 溝道區，11B+ 注入，如圖 2-10 所示。

（11）腐蝕預柵氧化，注入退火，HV 柵氧化（HV-Gox），光刻 HV 柵氧化層，腐蝕 SiO2，LV 柵氧化（LV-Gox），如圖 2-11 所示。

（12） Poly 淀積，POCl3 摻雜，光刻 Poly，刻蝕 Poly/SiO2，如圖 2-12 所示。

（13）源漏氧化（S/D-Ox），光刻 NLDD 區，31P+ 注入（Poly 注入未標出），如圖 2-13 所示。

（14）注入退火，形成 SN- 區，TEOS 淀積/致密，刻蝕形成 TEOS 側墻，源漏氧化（S/D-Ox），如圖 2-14 所示。

（15）光刻 N+ 區，75As+ 注入（Poly 注入未標出），如圖 2-15 所示。

（16）光刻 P+ 區，49BF2+ 注入（Poly 注入未標出），如圖 2-16 所示。

（17） LTO/BPSG 淀積，流動/注入退火，形成P+﹑N+SN- 區（圖中未標出 SN-），光刻接觸孔，腐蝕， 刻蝕 BPSG/LTO/SiO2，如圖 2-17 所示。

（18）濺射金屬（Metal），光刻金屬， 刻蝕ALSiCu， 如圖 2-19 所示。

LV/HV P-Well BCD[B]技術（1）制程的主要特點匯總如下。

（1）LV BiCMOS[B] 中的 LV NPN 基區和 LV PNP 集電區中的輕摻雜區的與 HV LDNMOS 雙擴散源區中的 DP- 區都是同時形成，具有相同的結深和濃度。

（2）LV PNP 的發射區/集電區和 LV NPN 基區接觸的 P+ 摻雜， 同時在 N- 外延層中形成源區和漏區，以制得 LV PMOS。

（3）LV NPN 的發射區/集電區和 LV PNP 的基區接觸的 N+ 摻雜。① 同時在 P-Well 中形成源區和漏區， 以制得 LV NMOS。② 同時在 N- 外延層中 形成雙擴散源區和漏區，且在溝道和漏區之間具有場氧化層（F-Ox），以制得 HV LDNMOS，而雙擴散源區中的 DP- 區是在 N- 外延層中作 11B+ 注入形成的。

（4）LV BiCMOS[B] 中的柵氧化改變為厚柵氧化膜生長，使用增加一次掩模，并先作腐蝕，得到高壓厚柵氧化膜。然后，接著氧化，以形成低壓柵氧化膜。

5 結語

制程中使用了 17 次掩模，各次光刻確定了 LV/HV P-Well BCD[B] 技術（1）芯片各層平面結構與橫向尺寸。工藝完成后確定了以下參數。

（1）芯片各層平面結構與橫向尺寸。

（2）剖面結構與縱向尺寸。

（3）硅中的雜質濃度﹑分布及其結深。

（4）電路功能和電氣性能等。

芯片結構及其尺寸和硅中雜質濃度及其結深是制程的關鍵。它們不僅與 HV 器件下列參數相關。

（1）HV LDNMOS N+/DP- 結深度﹑摻雜濃度和 N-EPI 漂移區的長度﹑結深度﹑摻雜濃度。

（2）HV DMOS 溝道和漏極之間形成場氧化層（F-Ox）厚度及其長度。

（3）HV 柵氧化層厚度。

（4）器件承受的高壓﹑低的導通電阻以及閾值電壓等有關。

而且與 LV 器件下列參數相關。

（1）CMOS 工藝參數（P-Well 深度及其薄層電阻，各介質層和柵氧化層厚度，有效溝道長度，源漏結深度及其薄層電阻等）及其電學參數（閾值電壓，源漏擊穿電壓，以及跨導等）。

（2）雙極型工藝參數（埋層/隔離/發射區的結深度及其薄層電阻，基區寬度及其薄層電阻，外延層電阻率及其厚度等）及其電學參數（fT﹑β﹑BUceo﹑以及 BUcbo 等）有關。這些參數如表1所示。CMOS 與雙極型的這些參數之間必須進行折衷并優化，以達到互相匹配。