在現代電子電路設計和應用中，寄生參數是指那些并非設計者最初所期望的，但在電路或元器件中由于物理結構、材料特性或布局布線等因素而自然產生的非預期電氣參數。這些參數雖然不是設計之初所考慮的，但它們對電路的性能和行為有著不可忽視的影響。在本次研究中，重點探討寄生電感對柵極振蕩的影響，同時通過實驗來逐步驗證。

在MOSFET、IGBT等功率器件中，寄生參數主要分為寄生電容，電阻，電感三方面，其中寄生電感的存在會對柵極振鈴產生顯著影響。其中，柵源極之間（焊引腳和鍵合線）的寄生電感L是導致柵極振鈴的主要因素。根據U=L*di/dt，開關速度快，即di/dt大，則在源極引腳寄生電感上產生的感應電壓更大。此時，Vgs外部測量的電壓主要由內部Cgs電壓疊加柵源寄生電感（3-7nH）上感應電壓。

圖1 寄生參數模型

實驗場景

為了測試器件內外GS電壓差異，設計一組對比實驗。通過開窗方式漏出芯片打線，采用接地環(huán)方式直接測試芯片GS兩端（此處測量波形代表器件真實GS波形），同時用差分探頭靠近器件的GS引腳處作為常規(guī)測試方法（MOS外部測量波形）。

圖2 實驗平臺

對器件采取了開窗處理（如圖3）在不損傷芯片的前提下，同時保證前后測試條件一致。

圖3 開窗改造示意圖

此時我們將G（柵極）和S（源極）引線暴露出來，并使用探針直接對打線和引腳處的波形進行測試。這種方法可以排除鍵合點位置的寄生干擾，同時可以最直觀地展示出差異性。

圖4 實際測試圖

實驗結果

測到開啟波形如下：

外部測到的Vgs電壓會在米勒平臺處有13V左右的振幅，而內部的Vgs電壓此時波動幅度非常小（輕微波動主要是電流和電壓突變時電磁干擾影響）。

測到關斷波形如下：

外部測到的Vgs電壓會在Ids突然下降時有很大負壓尖峰（約20V）。而內部的Vgs此時幾乎不變。

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總結

在米勒平臺處振蕩，Vgs外部測量的很大尖峰電壓是由源極引腳寄生電感在高di/dt時感應電壓疊加到米勒平臺電壓上產生的。此時外部測量值也完全不代表器件內部Vgs真實電壓。

另外，由于此時器件工作在飽和區(qū)（米勒平臺），內部Vgs的輕微變化都會使溝道飽和電流大幅度跳變。所以可以通過監(jiān)測Ids或Ice電流是否出現大幅度波動來側面反映器件內部的Vgs變化（因為內部真實Vgs往往沒辦法測量）。

此外，為了減少寄生電感對柵極振蕩的影響，建議可以采取以下幾種措施。

1、首先，優(yōu)化電路設計是關鍵。合理設計電路布局和走線，減少寄生電容和寄生電感的產生。例如，采用短而粗的導線連接柵極和驅動電路，以降低寄生電感；在柵極和源極之間加入適當的去耦電容，以減小寄生電容的影響。

2、其次，選擇合適的元器件也非常重要。通常我們需要選用寄生參數較小的元器件，如低寄生電容和低寄生電感的MOSFET等，這點在產品的規(guī)格書內都會有所體現。此外，增加阻尼元件也是抑制諧振和震蕩的有效方法。在電路中增加阻尼電阻或阻尼電容等，以抑制諧振和震蕩的產生。

3、優(yōu)化驅動電路設計，確保柵極電壓能夠穩(wěn)定、快速地變化，其中也包括PCB的繪制與銅箔的合理鋪置。例如，采用合適的驅動電阻和驅動電流源，優(yōu)化電路布局和布線，合理安排元器件的位置，減少信號傳輸路徑上的干擾和損耗，采用合適的線寬、線距和走線方式，避免信號間的串擾和耦合。