馬書英，付東之，劉軼，仲曉羽，趙艷嬌，陳富軍，段光雄，邊智蕓 （華天科技（昆山） 電子有限公司） 在此特別鳴謝！

摘要：

隨著電子技術的高速發展，更高密度、更小型化、更高集成化以及更高性能的封裝需求給半導體制造業提出了新的挑戰。由于物理限制，芯片的功能密度已達到二維封裝技術的極限，不能再通過減小線寬來滿足高性能、低功耗和高信號傳輸速度的要求；同時，開發先進節點技術的時間和成本很難控制，該技術的成熟需要相當長的時間。摩爾定律已經變得不可持續。為了延續和超越摩爾定律，芯片立體堆疊式的三維硅通孔（TSV） 技術已成為人們關注的焦點。綜述了TSV 結構及其制造工藝，并對業內典型的TSV應用技術進行了分析和總結。

0 引言

芯片是信息社會發展的基石，在人工智能、高性能計算和5G/6G通信等關鍵領域發揮著重要的作用，作為數字經濟中的“硬科技”，芯片發展正得到前所未有的重視。而人們對高速、高密度、小尺寸和多功能電子器件的需求推動了3D集成封裝技術的發展。

3D 封裝是將不同功能的芯片異質集成到一個封裝體中，信號從芯片的正面傳遞到背面，實現了堆疊的多層芯片之間（如圖像傳感器、MEMS、RF、存儲器）的信號傳輸，為高性能計算、AI等提供更小的封裝尺寸、更高的互連密度和更好的性能[1]，3D 集成技術的應用與前景如圖1所示。3D集成技術中芯片之間的互連方式主要有引線鍵合、球柵陣列和TSV，而使用TSV轉接板進行3D集成已經在多款高端產品中得到應用。典型產品包括三星量產的基于TSV和微凸點互連的64 GB DRAM 和英特爾采用Foveros 3D 封裝技術的Lakefield處理器。華天科技有限公司開發的硅基埋入扇出三維封裝（eSinC）技術，通過重布線（RDL）和Via-LastTSV技術將不同工藝節點或不同功能的芯片集成到1個封裝體中，可以實現三維異質異構集成封裝。三星推出的3D 封裝技術X-Cube 采用TSV 技術進行不同芯片之間的通信連接，可以將SRAM存儲芯片堆疊到主芯片上方，減少芯片面積，提高集成度，采用該技術封裝完成的芯片擁有更強大的性能以及更高的能效比。臺積電提出的3D 系統級集成單芯片（SoIC）技術的凸點間距最小可達6 μm，是3D 封裝的最前沿技術。顯而易見，未來使用的電子產品中，采用TSV硅轉接板進行3D集成的芯片封裝比例會越來越高。目前用于三維互連與集成技術的TSV 直徑約為5~10 μm，深寬比約為10∶1。與其他技術的發展方向相似，TSV的直徑、間距、深度以及微凸點的尺寸和節距等關鍵尺寸亟需縮小。目前更小尺寸和更細節距的TSV 技術（如直徑為1~3 μm）已在研發中，未來有望實現亞微米直徑的TSV。量產的重布線技術中的最小線寬和間距約為2 μm/2 μm，未來也會逐漸縮小到亞微米水平。縮小關鍵尺寸可以在提高集成密度的同時改善產品性能。

本文介紹并比較了Via-First、Via-Middle、Via-Last3種不同的TSV集成方案，針對TSV技術中的各個核心步驟做了詳細的講述，綜述了硅通孔三維互連與集成技術在3D晶圓片級芯片規模封裝（WLCSP）、3D扇出封裝（FO）、2.5D CoWoS和3D IC 先進封裝領域成功應用的范例，闡述當前技術現狀并探討存在的技術難點及未來發展趨勢。

1 TSV結構、性能和集成流程

1.1 TSV定義和基本結構

TSV 是1 種連接硅晶圓上、下兩面并與硅基板和其他通孔絕緣的電信號互連結構。硅通孔的起源要追溯到1958 年William Shockley 申請的一項名為“半導體晶圓及其等效化方法”的專利，其目的是通過硅通孔將上、下2 片晶圓連接起來，如圖2（a）所示[2]。根據TSV 的定義，可以知道TSV的基本結構主要包括穿透硅基板的導電填充物及與側壁的絕緣層，如圖2（b）所示。為了實現硅基板上下面的電氣互連，同時還需要正面和背面的互連層，以實現信號的互連和再分布。

1.2 TSV工藝流程概述

TSV 工藝流程包括多種方法，對于三維集成電路而言，TSV工藝分為Via-First、Via-Middle、Via-Last，其中Via-Last 又分為晶圓正面的后孔（Front SideVia-Last）及從晶圓背面的后孔（Back SideVia-Last）技術。Via-First型一般是指先在硅晶圓上加工TSV，然后再加工其他包括電路的器件，目前主要指TSV 轉接板的制造，在TSV 制造之后不再加工有源器件，直接加工互連層；Via-Middle 型一般是指TSV 在器件加工與后道互連加工之間形成，是目前IC工廠主要采用的方案，很多機構將TSV 轉接板的加工也歸為Via-Middle型；Via-Last 是指TSV 在所有IC工廠工藝完成之后進行，可以由晶圓級封裝工廠獨立完成，是目前TSV產業化最為成熟的方案之一。圖3描述了不同TSV工藝流程的步驟[3]。

1.3 Via-First工藝

Via-First工藝是指在器件結構制造之前先進行通孔結構制造的1種通孔工藝方法。晶圓上先形成通孔結構，并在孔內沉積高溫電介質（熱氧沉積或化學氣相沉積），然后填充摻雜的多晶硅，最后通過化學機械拋光（CMP）去除多余的多晶硅。這種方法允許使用高溫工藝來制造絕緣化的通孔（即高溫SiO2鈍化層）并填充通孔（即摻雜的多晶硅）[4]。由于多晶硅通孔的高電阻率，Via-First工藝并未被廣泛用于有源器件晶圓。使用Via-First 工藝的圖像傳感器和微機電系統產品數量有限，對于這些應用，通孔尺寸較大（大于100 μm），因此摻雜多晶硅通孔的電阻是可以被接受的。

在Via-First 方法中，TSV 在晶圓的器件側形成，然后進行鍵合和減薄處理。TSV可以在一開始就引入到器件流程中，這意味著熱負載沒有限制。Via-First工藝中摻雜了大量多晶硅，這讓設備具有了在制造初期集成TSV的能力。多晶硅允許使用高熱負載，這在高壓情況下是一個主要優勢，因為它允許使用熱氧化物作為隔離材料。低電阻率是TSV填充材料的關鍵點之一，在后端中其他材料如鎢也可以用于Via-First方法。

1.4 Via-Middle工藝

TSV 可以實現從有源側到芯片背面的電連接，為其提供最短的互連路徑，并為最終的3D 集成創造途徑。TSV 可以在IC 制造過程的不同階段實現，而Via-Middle 工藝應用在前端器件制造工藝（FEOL）之后、后端器件制造工藝（BEOL）之前，可以實現高質量、高可靠的三維互連。

Tezzaron 是最早提出Via-Middle方法的人之一，他演示了在FEOL 處理之后實現埋入式W-TSV觸點，然后在BEOL中互連堆棧[5]。2006 年，BEYNE[6]提出了1 種使用銅TSV 的Via-Middle 方法和1種芯片到芯片或芯片到晶圓的堆疊方法，被大多數半導體公司作為三維集成流程的參考。2011年，IMEC在300 mm晶圓上推出了直徑為5μm、深度為50 μm、深寬比為10∶1的符合行業標準的Via-Middle TSV 模塊[7]。2016年，BEYNE[8]進一步提出了直徑為5 μm、深度為50 μm 的TSV 三維集成技術，同時提出了1種用于預測設備應力影響的驗證模型。多層三維模具堆疊組件如圖4 所示，使用銅TSV 作為微凸點，將芯片熱壓鍵合（TCB）到模具正面的電鍍微凸點上，并直接將其用于3D 芯片堆疊，可得到間距為20 μm、直徑為5 μm、深度為50 μm的6層TSV堆疊組件。

Via-Middle工藝的主要步驟如圖5所示。它由光刻、TSV 刻蝕、氧化層沉積、擴散阻擋層和種子層沉積、TSV 鍍銅和銅退火、CMP 組成。該技術已應用在2.5D及3D封裝等多種高端封裝領域。Xilinx公司[9]將Via-Middle技術應用在FPGA產品上，制作了具有數千個節距為45 μm微凸點的硅中介層測試芯片。硅中介層厚度為100 μm，通過節距為180 μm 的C4 凸點安裝在尺寸為42.5 mm×42.5mm 的基板上，優化了TSV 制造工藝步驟和安裝在無鉛微凸點TSV中介層上的大型邏輯芯片的組裝工藝，以及元件在有機襯底上的組裝方式，Xilinx 的FPGA 產品芯片剖面圖如圖6（a）所示。美光公司使用Via-Middle型硅通孔和復雜的鍵合封裝技術構建DRAM和邏輯存儲器堆棧，增加寬帶，改善信號延遲，減小芯片尺寸[10]，美光公司HMC產品示例如圖6（b）所示。SK 海力士公司通過Via-Middle工藝制備了8 GB 堆疊高帶寬內存（HBM），通過在HBM DRAM 中配置直接存儲端口和各種邏輯測試單元，存儲器能夠在Chip-on-Wafer（CoW）水平上執行TSV故障修復，大大提高了測試的可靠性[11]。

1.5 Via-Last工藝

最常見的Via-Last TSV集成流程與Via-First TSV和Via-Middle TSV 集成流程類似，區別在于，Via-LastTSV 在鍵合晶圓平臺上實現[12]，圖7（a）為Via-Last 工藝流程圖。首先將晶圓與玻璃進行臨時鍵合及整面減薄，結合光刻工藝和干法刻蝕工藝制備直孔刻蝕形貌，接著采用化學氣相沉積制備絕緣層，以及采用干法刻蝕完成氧化硅刻蝕，緊接著用物理氣相沉積法沉積金屬種子層，電鍍填充硅通孔后，用化學機械拋光除去表面金屬，隨后沉積金屬種子層、光刻線路、整面電鍍、除去光阻和刻蝕金屬種子層，從而形成線路。此流程的1 個優點是RDL 線寬/ 線間距與Via-LastTSV 單點工藝無關，精細的RDL（2 μm/2 μm）僅受光刻工藝和濕法刻蝕工藝的限制。然而，在臨時鍵合晶圓上進行CMP是本流程的一個挑戰，文獻[13]中有針對性的討論和分析。一個挑戰是CMP后晶圓邊緣的銅殘留物難以去除；另一個挑戰是TSV 圖案使臨時鍵合晶圓上的CMP均勻性差。除此之外，其還存在制造成本相對較高的問題。

另一種Via-Last TSV 流程可以單步完成TSV 線路[14]，圖7（b）是此流程的工藝流程圖。這一流程中形成金屬種子層之前的流程與一般Via-LastTSV 一致；在形成金屬種子層之后，對線路進行光刻、整面電鍍、除去光阻和刻蝕金屬種子層，一步形成線路。此流程工藝簡單，成本低，但是RDL線寬、線間距的工藝能力有限（>5 μm）。通常，TSV電鍍銅時需要厚的金屬種子層，因此，在電鍍銅完成后需要進行較長時間的濕法蝕刻來消除種子層。除非能夠實現對濕法蝕刻工藝的良好控制，否則在經過長時間濕法蝕刻后，當線寬、線間距都<5 μm時，線路可能會塌陷。

另一種BEOL同樣可以單步完成TSV 線路，工藝流程如圖7（c）所示。首先將晶圓與玻璃進行臨時鍵合及整面減薄，然后結合化學氣相沉積法、光刻工藝和氧化硅刻蝕工藝制備具有線路圖形的絕緣層，接著采用光刻工藝、干法氧化硅刻蝕和干法硅刻蝕制備直孔形貌，同時采用干法刻蝕完成氧化硅刻蝕，緊接著用物理氣相沉積法沉積金屬種子層，電鍍填充硅通孔后用化學機械拋光消除表面金屬，形成線路。這種集成流程可以實現非常細的線寬和線間距，但是成本可能很高。此外，這種Via-Last TSV 流程還面臨臨時鍵合晶圓上CMP不均勻的問題，因此需要對臨時鍵合工藝進行優化[15]，需要特定的鍵合技術和鍵合膠來解決在CMP中觀察到的問題。

還有一種替代CMP的TSV工藝流程，其具有以下優點：1）可實現精細的RDL線寬、線間距（＜2μm）；2）不需要CMP 工藝，因此對臨時鍵合技術和鍵合膠沒有要求；3）CMP工藝被更便宜的濕法蝕刻工藝所取代，因此成本較低。這種無CMP 的流程與一般Via-Last TSV流程相似，其中CMP工藝被濕法蝕刻工藝所取代，詳細流程如圖7（d）所示。TSV深孔電鍍后，由濕法蝕刻工藝取代CMP 消除銅覆蓋層和銅/ 鈦PVD種子層，然后進行銅退火，并形成RDL[16]。采用濕法蝕刻工藝代替CMP，工具和材料成本可降低約8%。這使其成為更具成本效益的Via-Last TSV 集成流程之一，與TSV 和RDL單步電鍍流程相當。此外，因為用于RDL 電鍍的銅種子層更薄，此種無CMP 的Via-Last TSV 集成流程還可以形成精細的銅RDL 線寬、線間距（＜2 μm）。

TSV 填充金屬有3 種方式：完全填充、側壁填充和半填充。完全填充TSV RDL如圖8（a）所示，適用于高密度TSV應用[17]；半填充TSV RDL如圖8（b）所示，在一些研究中有提到[18]。側壁填充TSV RDL 如圖8（c）所示，在TSV 側壁覆蓋1層線路，可用于線路相對不密集的情況[19]。

綜上所述，基于TSV 工藝在整個芯片制造流程中的相對位置，主流的TSV 工藝可分為Via-Middle 和Via-Last 2 條路線。Via-Middle 是目前主流IC 工廠加工TSV 選用的集成方案，主要應用于包括TSV 轉接板和預埋TSV 的芯片。而在Via-Last型集成方案下，TSV 在所有芯片制造工藝之后進行，其可以從背面加工也可從正面加工，目前產業界主要是從背面加工TSV，與正面焊盤直接形成電互連通道。其最典型的產品應用是CMOS圖像傳感器（CIS）。

2 TSV單元工藝

2.1 TSV刻蝕技術

硅刻蝕起源于MEMS新產品開發需求，因其氣體解離程度很高，又被稱為深度反應離子刻蝕（DRIE）。

最常用的DRIE 工藝被稱為“博世”工藝[20]。該工藝交替使用短步驟的六氟化硫（SF6）等離子體來快速且各向同性地消除硅、短步驟的八氟環丁烷（C4F8）等離子體沉積來保護側壁。在用SF6進行下個刻蝕步驟的第一步時，聚合物層將在特征底部被移除。由于使用“F”自由基進行硅刻蝕，該工藝能提供非常高的刻蝕選擇比和蝕刻速率。除了SF6和C4F8以外，硅刻蝕過程的因素如偏置比頻率、壓強、氣流量、溫度和占空比等參數，也會影響刻蝕形貌。

由于TSV 的深度為50~300 μm，即使刻蝕速率高達10 μm/min,300 μm 的TSV 也需要30 min 才能完全刻蝕。因此，使用基于氟化學反應的等離子驅動器，有利于相對快速地完成硅刻蝕，制備垂直硅通孔；當然，如果制造過程過于激進，硅通孔的形貌會受到顯著影響，出現明顯缺陷。常見的硅刻蝕側壁缺陷為粗糙度大、硅缺口（Notch）和“微草”，這些缺陷會直接影響TSV集成的電性表現。

在TSV中，粗糙的扇形輪廓會給后續的金屬填充帶來問題。輪廓角度和側壁表面粗糙度在大多數應用中是非常重要的，硅刻蝕用于硅模具制造時，扇貝鋸齒形輪廓會造成脫模困難，所以制備平滑的直孔形貌對于硅刻蝕應用非常重要。為了盡量減小直孔側壁的扇形鋸齒輪廓，制備垂直且光滑的通孔，有研究嘗試在干刻蝕后用氫氧化鉀（KOH）和異丙醇（IPA）進行濕刻蝕以促使表面平滑，降低側壁粗糙度，但此工藝較復雜，沒有被廣泛應用。在干法刻蝕步驟中加入氧氣也可以促使表面更光滑，但會降低刻蝕的選擇性[21-22]。傳統的刻蝕工藝配方會產生100~200 nm 的側壁扇貝鋸齒。對刻蝕過程進行優化，以犧牲側壁輪廓角度為代價來減少鈍化時間，側壁紋波可達到10 nm左右，但是此時硅形貌屬于斜孔。刻蝕速率隨著深度的增加而降低（負載效應），溝槽側壁上部的扇貝比下部的扇貝更深、間距更遠，也就是說，表面粗糙度隨著深度的增加而降低。因此，硅通孔刻蝕時，采用穩態一步法去完成第一部分刻蝕，然后采用時間復用法刻蝕到最終深度，以減少溝槽側壁粗糙度。然而，用這種方法制成的TSV刻蝕形貌有2種工藝之間的明顯過渡[23]，如圖9所示。

扇貝鋸齒輪廓與許多工藝參數相關。研究發現，在保持通孔垂直的前提下，當過程控制良好時，扇貝剖面上的峰谷距離可在50 nm 左右；同時發現功率與壓力的比值對扇貝的形狀有重大影響，二者比值越大，扇貝的外形越光滑；另外，合理使用C4F8沉積保護層可以有效降低側壁粗糙度。為了抑制側壁扇貝鋸齒的產生，刻蝕和鈍化周期通常只維持幾秒鐘（約3~5 s）。由于停留時間短，循環步驟會導致氣體在轉變過程中發生重疊和混合。人們認為，等離子體環境中的這種氣體混合會促進副產物聚合。然而，這種氣體的混合可能會使通過改變刻蝕和鈍化周期控制輪廓變得困難。因此，有時在刻蝕和鈍化步驟之間會引入第3個步驟以完全排出反應物氣體。實踐證明，添加第3步有利于控制刻蝕形貌。刻蝕輪廓隨著溝槽深度或縱橫比的變化而變化，解決這一問題的實用方法是創建1個多步驟工藝配方，根據深度改變偏置功率或直流偏置電壓。直流偏置電壓隨著刻蝕步驟時間的變化可以改善整體輪廓，但不同步驟之間的輪廓可能存在明顯的過渡，因此，增加更多的步驟或隨時間不斷變化的直流偏置電壓可以獲得更平滑的輪廓。

Notch缺口是直孔刻蝕中常見的現象，缺口指的是由于電荷積累在硅與下墊層的邊界上產生的特殊橫向刻蝕，它只發生在硅下面有介電層的地方。最初，在MEMS 制造的絕緣體結構上刻蝕硅時可以觀察到Notch缺口，其中絕緣體層分布在晶圓的背面。在某些硅通孔應用中，刻蝕停止層通常是SiO2 或SiN，被用于防止冷卻氦泄漏，但在晶圓刻蝕時可能會引入Notch缺口。當存在顯著的微加載時，缺口會變得更加嚴重，由于加載效果需要適度的過度刻蝕，在刻蝕停止暴露后會繼續刻蝕一段時間，以允許完全清除整個晶圓上的硅。防止產生過大缺口的第1種方法是在過刻蝕期間通過增加沉積步驟的長度來增加聚合物的厚度；第2種方法是增加離子刻蝕機的真空腔室壓力，當壓力增加時，離子能量降低，導致聚合物的濺射率低，從而減小了缺口的尺寸；還有一種方法是調整等離子刻蝕機的電極功率，將加載功率從連續式改為分段的間歇式或瞬時的脈沖式，當加載功率不連續時，在有功率段硅通孔內發生離子電荷反應，無功率段硅通孔內離子電荷消散，從而有效控制了硅通孔內的離子電荷，最終有效控制硅通孔的底部缺口。

微草是刻蝕后在底部表面殘留的聚合物形成的硅微柱。解決這個問題的方法是增加偏置功率消除基礎聚合物；但增加偏置功率可能會產生一些副作用，較高的偏置功率可能會破壞側壁上的鈍化層，在側壁上形成瓶狀形貌。另外，通過增加刻蝕步驟時長也可以控制微草問題。其他可以減少微草的參數包括溫度、電感耦合等離子體（ICP）功率和壓力。當溫度較低（-10 ℃）時，鈍化層沉積速率高，刻蝕速率低，可能產生微草，而較高的溫度有助于微草的清除。由于鈍化層沉積程度的不同，微草也會受到特征尺寸或長寬比的影響。小開口孔型由于孔底較難沉積鈍化層，發生微草的可能性較小；大開口孔型由于孔底容易沉積鈍化層，極易發生微草現象。

除了側壁缺陷以外，文獻[24]報道了3種在TSV刻蝕過程中造成硅側壁和表面缺陷的機制：第1 種是由于在鈍化步驟和刻蝕步驟之間的過渡階段殘留的聚合氣體的參與，形成的向下的表面缺陷；第2種是由于刻蝕劑攻擊硅和側壁聚合物之間的界面，形成的向上的表面缺陷（雖然側壁聚合物的厚度足以保護硅表面，但如果不及時將刻蝕步驟切換到鈍化步驟，則表面會不可能避免地產生缺陷）；第3種是通過硅各向同性刻蝕，由于不良的聚合物沉積或側壁聚合物內部的空隙形成的海綿狀表面缺陷。這3種表面缺陷被認為是影響TSV集成和封裝可靠性問題的主要因素。

2.2 TSV側壁絕緣技術

TSV 側壁需要絕緣，防止金屬和硅之間發生短路，這對器件的可靠性至關重要。通常情況下，TSV的介電絕緣層需要良好的臺階覆蓋和均勻性，以保證高擊穿電壓、低漏電流、不開裂、低應力和工藝溫度相容性。TSV中金屬與硅之間的電絕緣層的制備采用了不同的工藝。由于SiO2易于在硅表面沉積而被廣泛用作絕緣體，許多氧化過程如熱氧化、等離子體增強化學氣相沉積（PECVD）和亞大氣化學氣相沉積（SACVD）已經被廣泛研究。由于在低壓和低沉積速率下分子平均自由程增加，熱氧化工藝和SACVD工藝提供了非常高的步驟覆蓋率和一致性。然而，這2種方法有一些明顯的缺點。熱氧化工藝在700~1 100 ℃高溫下進行，臺階覆蓋率100%，SACVD采用O3/TEOS在400℃下沉積SiO2，工藝溫度比熱氧化工藝稍低，臺階覆蓋率大概50%，然而由于MEMS 和CMOS等器件中使用的材料之間的熱膨脹系數不匹配，較高的溫度可能導致額外的應力及損傷，無法采用高溫工藝；另外，Via-Last TSV 使用臨時鍵合技術，而臨時膠的耐溫性約為200℃；因此，熱氧化工藝和SACVD工藝無法應用于Via-Last TSV 工藝中。另外，SACVD 工藝沉積SiO2的速率低，氧化膜通常存在拉伸應力，不利于器件的可靠性。PECVD TEOS 工藝可在低溫（<200 ℃）下進行，殘余壓應力小，沉積速率高，非常適合應用在Via-Last TSV 集成工藝中。因此，盡管PECVD TEOS膜的臺階覆蓋率（10%~30%）相對較低，但仍被廣泛應用于TSV 中介質絕緣層的制作[25-26]，PECVD TEOS 工藝SEM圖如圖10所示。

2.3 TSV微孔金屬化技術

微孔金屬化實現器件的信號互連，是TSV 的核心技術之一。金屬層一般由阻擋層、種子層和導電層組成，阻擋層用于阻擋線路金屬與器件金屬的相互擴散，避免金屬擴散后發生分層；種子層是導電層的準備層，通過金屬離子化及二次濺射等技術實現深孔上金屬材料的連續覆蓋，確保后續電鍍工藝的有效進行；導電層是金屬線路的電信號傳導層。阻擋層和種子層的制作一般通過物理氣相沉積或者電化學修飾技術實現，其中鈦和鉭為最常用的阻擋層材料，銅和鋁為最常用的種子層，銅為最常用的導電層。硅通孔方向的種子層的厚度分布會有差異，影響硅通孔填充金屬時電流密度的分布，進而影響硅通孔的填充效果[27-29]。

硅通孔的電鍍銅填充有多種模式：理想的自底向上生長模式、等壁生長模式、蝴蝶結型生長模式和“V”型生長模式等。由于受電場在孔內分布和物質擴散能力的影響，一般情況下深孔開口處沉積速度較快，容易形成有孔洞的深孔填充。因此，在硅通孔電鍍填充液里通常添加加速劑、抑制劑、整平劑等來控制孔內各處沉積銅的速度，以實現硅通孔的無孔洞填充。也有學者研究在無添加劑的情況下利用脈沖電鍍技術實現硅通孔的無孔洞填充[30-33]。

綜上所述，TSV 刻蝕技術的難點是改善3種缺陷：扇貝、缺口和微草。TSV側壁絕緣技術的關鍵點是控制沉積溫度、加快沉積速率、提升側壁覆蓋率和降低成膜殘余壓應力。TSV微孔金屬化技術的重點是阻擋層、種子層和導電層，需關注硅通孔內金屬的填充效果。TSV刻蝕技術、TSV側壁絕緣技術和TSV微孔金屬化技術是TSV技術的3大核心，直接影響著TSV技術實際應用中的電性能和可靠性表現。

3 基于TSV的先進封裝技術

3.1 3D WLCSP技術

半導體產業將硅通孔技術廣泛應用于影像傳感器的晶圓級芯片封裝（WLCSP），因此，帶有三維立體硅通孔技術的晶圓級芯片封裝也常被稱為三維晶圓級芯片封裝技術（3D WLCSP）[34]，利用高密度硅通孔技術實現影像傳感器與外部信號的互連。

一種影像傳感器的封裝工藝流程如圖11 所示。先以光玻璃為原材料，根據不同器件的感光區差別和芯片尺寸差別，制備不同的空腔玻璃，然后將空腔玻璃與晶圓進行壓合。通過研磨或干法刻蝕對硅基進行減薄，先通過光刻和刻蝕制作出硅基結構，再制備鈍化層，打開金屬Pad 后重布線路、包裹阻焊劑、制備錫球，最后切割成單顆芯片[35]。針對特殊的光學要求會使用特殊玻璃，或者在硅基表面的部分區域（對應于影像傳感器的感光區域）制備1 層紅外遮擋層（IR-Block）。

晶圓鍵合是一項成熟的工藝，其中，玻璃作為原材料，用光刻技術在玻璃上制備空腔，用滾筒上膠或絲網印刷的方式使得鍵合膠均勻分布在玻璃空腔的表面，再將玻璃空腔與晶圓進行壓合，最終使芯片的感光區被玻璃空腔保護起來。影像傳感器的玻璃載板一般使用光玻璃，當透光率要求較高時會使用增透鍍膜玻璃，包括單面鍍膜和雙面鍍膜2種類型。

為了實現硅通孔，先將晶圓研磨減薄到要求的厚度，再通過刻蝕方式進一步減薄并消除表面應力。非鍵合類硅基一般只需研磨減薄，但鍵合類晶圓在研磨后需要用干法刻蝕消除應力，而干法刻蝕厚度要根據芯片的空腔比來確定。通過光刻方式將晶圓表面整面蓋住，曝光顯影出圖形，然后通過干法等離子刻蝕工藝刻蝕出硅結構。

在重布線之前，采用PECVD 工藝沉積SiO2作為第一層鈍化層。由于鍵合膠的耐熱性較差以及鍵合空腔的存在，直接限制了PECVD 工藝的溫度條件，因此，CIS封裝一般采用低溫PECVD工藝。在重布線之前，采用光刻膠作為第二層鈍化層，可以增加絕緣效果。鈍化膠采用噴膠的方式實現，在有結構的硅表面形成鈍化層，再通過曝光、顯影將芯片Pad 位置打開，由于孔有一定的深度，鈍化層的開口根據硅基深度和Pad開口進行設計。

在鈍化膠形成后，用氧化層刻蝕方法將芯片Pad上層的氧化層刻蝕干凈（將Pad 打開），再采用金屬RDL的方式將芯片的信號引出。先通過物理氣相沉積在晶圓上沉積一層種子層，再整面電鍍一層金屬銅，之后光刻出線路，光刻可采取噴涂或者旋涂方式，噴涂方式更穩定，作業效果更好。光刻之后，刻蝕金屬形成線路，然后鍍上鎳和金，形成金屬保護層。

在RDL完成之后，采用Spin 或者Print 工藝對晶圓表面的金屬線路涂布一層阻焊劑進行保護，通過曝光顯影將焊盤打開。在阻焊層形成焊盤開口后，用植球的方式在上面做出錫球，錫球的直徑和高度與產品的焊盤開口及所用錫球的直徑相關。最后將整片晶圓切割成單顆芯片，完成封裝。

3.2 3D FO技術

2018年，華天科技基于硅基扇出型封裝（eSiFO）技術推出三維系統集成技術eSinC。eSinC技術也可稱為3D FO三維扇出系統級封裝技術，是在硅基扇出型封裝技術的基礎上，利用高密度TSV 形成上下芯片信號互聯傳輸的技術。該技術成功集成了多芯片嵌入、臨時鍵合、RDL布線、高深寬比TSV 和芯片三維堆疊等關鍵工藝。

三維堆疊eSinC封裝如圖12所示。1個或幾個良品Die被嵌入到單個eSinC封裝中，通過光刻、濺射與電鍍工藝在eSinC 封裝的正面和背面形成2 層RDL，再形成微凸點和TSV 通孔用于實現3 個獨立eSinC封裝與嵌入式芯片之間的電信號互聯。eSinC 技術不僅可以在單個封裝內實現多芯片的互連，還可以實現不同封裝之間的互連。

圖13為三維堆疊eSinC的工藝流程圖，在正面設置RDL和微凸點后，通過臨時鍵合技術將晶圓與玻璃鍵合到一起，在背面制造TSV、RDL、微凸點以形成信號互聯。

eSinC正面制造工藝流程主要包括在硅片上形成空腔、埋入芯片、干膜填充、RDL 布線、形成微凸點或焊盤。通過Bosch刻蝕工藝在硅表面形成空腔。空腔的長度和寬度由嵌入的芯片尺寸決定，通過工藝優化，總厚度變化可以控制在5 μm 之內。在空腔形成過程中，腔內底部凸點是不被允許的，因為會造成芯片的傾斜或裂紋。通過PECVD工藝在表面沉積氧化層，作為RDL與硅載體之間的絕緣層。通過優化氧化膜的應力來控制重構晶圓的翹曲。

eSinC 背面制造工藝流程主要包括臨時鍵合、形成TSV、RDL布線以及形成錫球。通過Bosch刻蝕工藝獲得目標TSV 以形成電性互連，優化PECVD 工藝使得氧化層覆蓋率達到一定標準，從而避免氧化層沉積缺陷引起的漏電問題。干膜填孔技術進一步改善了晶圓表面平整度，起到保護晶圓表面的作用；通過光刻、電鍍等工藝形成RDL多層線路并形成錫球用于電性號輸出。最后通過激光解鍵合技術將玻璃解離切割后得到eSinC成品。

3.3 2.5D封裝技術

2.5D 封裝是一種介于2D 封裝和3D 封裝之間的先進封裝技術，通過帶有TSV 垂直互連通孔的轉接板，將若干個通過微凸點鍵合在轉接板上的芯片與封裝基板間形成互連。同時，轉接板上的RDL也可實現芯片之間的互連。

2.5D封裝技術可實現ASIC和內存芯片的異構集成，多年來已在許多產品中得到應用。2.5D 封裝的主要特點是有硅中介層，通過其中的TSV 連接異構IC芯片（如GPU和HBM）和構建基板。如圖14所示，芯片模塊由ASIC/ 邏輯模組、HBM、硅中介層、微銅柱、中介層背面銅柱、下填料和成型化合物組成。2.5D 封裝有多種工藝流程。對性能持續增強的需求需要更大的中介層面積，以便能夠與更多的ASIC 芯片和HBM結合。然而，當中介層尺寸增加時，材料的CTE錯配引起的芯片模塊翹曲不容易控制。業界已經研究了其熱翹曲行為和相應的解決方案，以提高在基板上黏貼大型模壓中介層的倒裝工藝的良率和可靠性。

在2.5D封裝中，采用TSV 有以下優勢：1）能提供更短的電路連接，大幅提高信號的傳輸速度；2）能實現高密度、高深寬比連接，擁有更多的信號通道；3）能替代效率低下的引線鍵合方式，使信號傳輸速度更快、功耗更少，并保證傳遞功率的一致性；4）能使高密度堆疊成為可能，擁有更高的封裝密度，有效降低成本。

2012 年，基于TSV 和硅轉接板技術，臺積電開發了名為“CoWoS”的2.5D 先進封裝技術。其采用一種TSV/RDL中介系統，整個封裝由1塊無源硅中介層、TSV、RDL和沒有TSV的芯片組成。這塊包含TSV的無源硅中介層用于支持高性能、高密度、細間距芯片，其RDL用于芯片之間的橫向通信，如圖15所示。

圖16顯示了Altera/TSMC設計和制造的樣品。無源中介層中有45 μm 間距的二十多萬個微凸點和至少0.4μm 間距的4層RDL（3個銅大馬士革層和1個鋁層）。CoWoS技術目前已經大量應用在CPU、GPU、AI加速器、FPGA等高端芯片封裝上[39]。

3.4 3D IC技術

3D 集成是將薄芯片與TSV 和微凸塊堆疊在一起，而3D硅集成是將薄晶圓/芯片單獨與TSV 堆疊，即無凸點鍵合。與3D IC集成相比，3D硅集成的優點是：1）更好的電氣性能；2）更低的功耗；3）更小的尺寸；4）更輕的質量；5）更高的產量。3D IC/硅集成最有力的支持者是1965 年諾貝爾物理學獎得主理查德·費曼。他在1985年的演講《未來的計算機器》中提到：計算能力的另一個改進方向是使物理機器三維化，而不是全部放在芯片表面上。這可以分階段完成，而不是一次性完成———你可以有幾層，然后隨著時間的推移增加更多的層。

2018年底，英特爾宣布了一項名為Foveros的3D芯片堆疊技術。它利用大型硅載體來集成多個芯片，并且通過將有源器件集成到硅載體中而不同于無源硅中介層。SoC（例如CPU、GPU 和LPDDR4）被劃分并被分割成芯粒（Chiplet），例如CPU被分割成1 個大CPU 和4 個小CPU，如圖17 所示。這些芯粒通過CoW工藝面對面地堆疊在有源TSV 中介層上，芯粒與邏輯芯片的互連方式為微凸點，芯片與封裝基板之間的互連方式是C4 凸點，封裝基板與PCB 之間的互連方式是焊球，最終封裝形成PoP結構。

圖18 顯示了臺積電的前端系統集成芯片（SoIC）技術以及傳統的3D集成芯片與倒裝芯片技術。可以看出，SoIC 與3D IC 的關鍵區別在于SoIC是無凸點的，并且芯粒之間的互連是銅-銅混合鍵合。SoIC的組裝工藝可以是Wafer-on-Wafer （WoW）、CoW 或Chip-on-Chip（CoC）的混合鍵合。

SoIC芯片是垂直混合鍵合的，倒裝芯片是二維并排組裝的。SoIC技術具有比倒裝芯片技術更好的電氣性能，如圖18（b）所示。可以看出，采用SoIC技術的插入損耗幾乎為零，遠小于采用倒裝芯片技術的插入損耗。圖18（c）顯示了不同封裝技術的凸點密度，如倒裝芯片、2.5D/3D IC、SoIC 和SoIC+等。可以看出，SoIC可以以極高的密度達到超細間距，且沒有來自細間距倒裝芯片組裝的可靠性問題。

綜上所述，TSV 技術是芯片垂直堆疊互連的關鍵技術。此前，芯片之間的大多數連接都是水平的，TSV的誕生讓垂直堆疊多個芯片成為可能。TSV技術實現了硅通孔的垂直電氣互連，減小信號延遲，降低電容、電感，實現芯片的低功耗、高速通信，增加帶寬和實現器件集成的小型化。3D WLCSP、3D FO技術、2.5D封裝技術、3D IC 技術無一不是對TSV 技術運用的升級與革新。

4 結束語

在后摩爾時代，隨著芯片制程工藝逐漸逼近物理尺寸極限，3D封裝正成為提升芯片集成度和性能的重要技術路線。硅通孔三維互連技術是實現3D 封裝的重要技術。本文報道了硅通孔三維互連技術的核心工藝以及基于TSV形成的眾多先進封裝集成技術。形成TSV主要有Via-First、Via-Middle、Via-Last 3大技術路線。TSV 硅刻蝕、TSV 側壁鈍化、TSV 電鍍等工藝是TSV技術的核心，是決定TSV性能的關鍵。本文還介紹了TSV 技術在3D WLCSP、3D FO、2.5D 封裝和3DIC等先進封裝領域的具體應用。人工智能時代的到來對芯片封裝提出了更高的要求。TSV技術已成為人工智能、高性能計算及智能駕駛等領域飛速發展必不可少的重要基石。