本文要點

超大規模集成電路 (Very large scale integration，VLSI) 是一種主流的集成電路 (IC) 設計模式。

芯片尺寸微型化有助于降低單個晶體管的功耗，但同時也提高了功率密度。

先進封裝的低功耗設計趨勢勢頭未減，而更新的技術有助于在不犧牲計算性能的情況下降低器件的功耗。

如今的集成電路 (IC) 與二十多年前的集成電路有著天壤之別。新一代的芯片面積更小，但集成了盡可能多的功能，采用了先進的處理節點和獨特的架構，以實現整個芯片的高能效信號傳輸。摩爾定律所涉及的不僅是晶體管柵極尺寸變小，也涵蓋了低功耗架構。

隨著電子產品的尺寸不斷微型化，芯片設計人員需要考慮采用新的方法來實現和擴展低功耗設計技術。用于數據中心、人工智能、視覺和許多其他應用的處理器性能強大，集成的功能也越來越多，因此預計 VLSI 設計的功率密度也會增加。低功耗設計技術和新技術可以應對總功耗增加的挑戰，確保新產品性能可靠，并支持擴展到更小的技術節點。

即使采用了低功耗設計工藝，GPU 仍會嚴重發熱

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功耗的主要方面

許多先進集成電路（如專用 SoC 和通用處理器）中使用了較新的芯片架構，需要在裸片上集成更多的功能，因此需要增加硬件驅動的電源管理功能。實施低功耗設計技術的目標主要是延長電池壽命（移動設備）、減少發熱（所有其他設備）或兩者兼顧（智能手機和其他移動設備）。VLSI 設計中的低功耗設計技術一般在兩個方面進行功耗優化：

1.動態功耗

動態功耗是指工作過程中消耗的電量。更具體地說，動態功耗是在邏輯電路切換狀態時，晶體管結構中電容充放電時消耗的總電量。CMOS 邏輯電路只在開關時消耗電量，因此減少開關事件的次數和導通電壓有助于降低設備的總功耗。

2.靜態功耗

靜態功耗是工作電壓和漏電流的乘積。即使晶體管處于關斷狀態，也會有一些電流通過柵極泄漏，以熱量的形式散失。與早期的雙極設計相比，CMOS 芯片架構的漏電流更低，但規模擴展給保持低漏電流帶來了挑戰。

下圖展示了集成電路在運行和睡眠/待機模式下產生功耗的一些區域和工作模式：

VLSI 電能耗散和損耗的來源

降低以上功耗主要針對靜態和動態功耗，但隨著器件規模的擴大，還需要調整晶體管和互連的結構。我們在這方面取得了一些進展，其中最主要的是使用具有高介電常數 (high-k) 的 FinFET，以確保在開關過程中更完整地調制到導通狀態，并通過單一解決方案降低漏電流。對于更新的技術，需要利用類似的創新晶體管架構和新材料來實現進一步擴展。除了簡單的架構擴展外，一些晶片上硬件方法也可用于降低功耗。

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主要的低功耗設計技術

經過 30 多年的發展，出現了一些解決方案。最初，擴展帶來了更低的功耗和更高的功能密度，但最終，時鐘擴展增加了功率密度，因此亟需新的技術。如今，集成電路中使用的低功耗設計技術主要包括：

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動態電壓縮放

邏輯電平的電壓可根據需要升高或降低，以控制功耗。降低邏輯電平可降低開關時的功耗。

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動態頻率縮放

系統時鐘的時鐘頻率和邊沿速率可根據需要上下調節。

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時鐘門控

用于切斷某些邏輯塊的系統時鐘，防止不處理數據的邏輯電路進行開關操作。

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基板偏置控制

與電壓縮放配合使用，控制構成邏輯電路的 MOSFET 進入線性區或飽和區的閾值。該技術有時也稱為反向偏置，即在 CMOS 緩沖器的基板區域施加電壓，以提高或降低邏輯狀態閾值電壓并減少漏電流。

應用這些主動縮放機制時，并不一定需要修改邏輯電路中晶體管的結構，不過為此確實需要添加額外的控制電路，以便根據某些邏輯條件進行縮放。

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新產品可能需要采用獨特的架構

以上列出的低功耗設計技術是設計新型專用集成電路 (ASIC) 的起點，面向人工智能、量子、視覺/圖形和異構集成系統等高級應用。對于支持上述應用的通用處理器，也應繼續使用同樣的技術。然而，特定應用領域的計算工作負載更高，因此功耗更低的高度專業化處理器架構更加受到青睞。這方面的例子包括：

以最少的邏輯運算執行高效張量運算的 AI 優化芯片。

可針對特定的高計算工作量對其邏輯塊進行高度定制或并行化的 FPGA。

包含專用 DSP 塊的語音和視覺處理器。

異構集成是將這些功能整合到單一封裝中的一種設計模式，迫使半導體電源管理工程師采用系統級方法進行低功耗設計。

尤其是，人工智能是當下的計算范式，它推動了一類新型低功耗 ASIC 的高效張量運算。為了讓這些先進產品實現低功耗，涉及到的挑戰之一是完全重新設計晶體管架構，以減少執行人工智能工作負載所需的開關事件數量和邏輯狀態變化。最新的設計采用單晶體管模擬計算方法來實現片上神經網絡，完全不需要邏輯塊來運行這些計算。其他先進技術、材料平臺和混合信號設計方法可在專用集成電路和通用處理器中實現，因而可以隨著功能密度的提高，繼續推動低功耗計算。

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