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周曉陽 （安靠封裝測試上海有限公司） 摘要： 微電子技術的不斷進步使得電子信息系統朝著多功能化、小型化與低成本的方向全面發展。其中封裝工藝正扮演著越來越重要的角色，直接影響著器件和集成電路的電、熱、光和機械性能，決定著電子產品的大小、重量、應用方便性、壽命、性能和成本。針對集成電路領域先進封裝技術的現狀以及未來的發展趨勢進行了概述，重點針對現有的先進封裝技術，如晶圓級封裝、2.5D 和 3D 集成等先進封裝技術進行了介紹。此外，還對封裝技術未來的發展趨勢進行了描述，主要針對三維高密度系統級封裝（SiP）進行了介紹，這也是符合未來高性能低功耗的系統集成電子產品的重要技術方案。最后，還對目前國內先進封裝行業進行了簡要介紹。 1 引言 隨著半導體產業的發展，摩爾定律不再能夠完全描述集成電路工藝的進步，原有特征尺寸的等比例縮小的原則在未來的集成電路開發中不再完全適用。大多數集成電路制造業的商業現實是，即便是在資本支出不斷增加的背景下，技術節點的變遷和晶圓尺寸的變化正在逐漸變緩。 對集成電路制造商而言，能夠保持其在更小尺寸、更低成本和更高性能等多方面的領先性的行之有效的方法之一就是將更先進的芯片封裝技術整合到整個制造流程中，例如 3D 集成電路技術[1-3]。這些先進的封裝技術相比于傳統的封裝技術，能夠保證質量更高的芯片連接以及更低的功耗。盡管這些技術大多數還處于尚未完全開發的階段，但總體而言，在未來的集成電路制造業當中，仍然有著非常巨大的優勢和前景[4-6]。 微電子封裝技術的發展也正是基于上述因素不斷發展壯大起來。作為集成電路產業中不可或缺的后道工序，微電子封裝正扮演著越來越重要的角色，關系到器件到系統的有效鏈接以及微電子產品的質量和競爭力。 按國際上主流的思想，在微電子器件的制造成本中，設計約占三分之一，芯片制造約占三分之一，封裝和測試也約占三分之一。集成電路器件規模的不斷擴大和性能的持續提升給封裝帶來了前所未有的挑戰和機遇。到目前，人們已經對封裝技術在未來集成電路領域的應用投入了大量的研發力量。早在 2012 年就有研究預言，采用 2.5D 和3D 封裝技術的集成電路在五年內將增長 10 倍，從 2012 年的約 6 000萬顆發展到 2016 年的超過 5 億顆。 對于 IC 制造商和晶圓代工廠來說，終端封裝是半導體制造工藝中最小且利潤最低的部分。整個封裝過程產生了一系列前端，中端和后端工作，而這些工作是在集成電路設計完成之后，芯片測試開始之前進行的。一些關鍵的封裝工藝包括鉆孔（蝕刻，光刻和隔離），絕緣孔中銅的填充，研磨晶片表面以暴露銅柱（露出）、凸點、以及芯片堆疊和測試等。 根據國際集成電路技術發展線路圖的預測，未來集成電路技術發展將集中在以下 3 個方向。 繼續遵循摩爾定律縮小晶體管特征尺寸，以繼續提升電路性能、降低功耗，即 More Moore。向多類型方向發展， 拓展摩爾定律， 即 M o r eThan Moore。整合 System on Chip（SoC，系統級芯片）與 System in Package（SiP，系統級封裝），構建高價值集成系統。 在后兩個發展方向中，先進封裝技術的重要性得到空前加強，先進封裝技術的研發成為持續推進半導體產品性能提升和功耗降低的關鍵因素，也為把不同工藝節點及工藝技術的不同 IC 集成到一個SoC 或 SIP 上成為可能，這也是現階段和今后相當一段時間內的最佳解決方案。 2 現有先進封裝技術 封裝技術的定義為，在半導體開發的最后階段，將一小塊材料（硅晶芯片，邏輯和存儲器）包裹在支撐外殼中，以防止物理損壞和腐蝕，并允許芯片連接到電路板的工藝技術。 典型的封裝配置包括 1980 年代的無引線芯片載體和引腳柵格陣列、2000 年代的系統級封裝和 PoP 封裝（package-on-package），以及最近的 2.5D 及 3D 集成電路技術，例如晶圓級封裝、倒裝芯片封裝和硅通孔技術。圖 1 展示了集成電路封裝技術近 50 年的發展歷程。

2.1 晶圓級封裝 WLP

所謂晶圓級封裝（WLP），就是在封裝過程中大部分工藝過程都是對晶圓（大圓片）進行操作，對晶圓級封裝（WLP）的需求不僅受到更小封裝尺寸和高度的要求，還必須滿足簡化供應鏈和降低總體成本，并提高整體性能的要求。晶圓級封裝提供了倒裝芯片這一具有極大優勢的技術，倒裝芯片中芯片面朝下對著印刷電路板（PCB），可以實現最短的電路徑，這也保證了更高的速度和更少的寄生效應。另一方面，降低成本是晶圓級封裝的另一個推動力量。器件采用批量封裝，整個晶圓能夠實現一次全部封裝。在給定晶片上封裝器件的成本不會隨著每片晶片的裸片數量而改變，因為所有工藝都是用掩模工藝進行的加成和減法的步驟。

總體來說， W L P 技術有兩種類型：“扇入式”（fan-in）和“扇出式”（fan-out）晶圓級封裝。傳統扇入WLP 在晶圓未切割時就已經形成在裸片上，最終的封裝器件的二維平面尺寸與芯片本身尺寸相同。器件完全封裝后可以實現器件的單一化分離（singulation）。因此，扇入式 WLP是一種獨特的封裝形式，并具有真正裸片尺寸的顯著特點。具有扇入設計的 WLP 通常用于低輸入/輸出（I/O）數量（一般小于 400）和較小裸片尺寸的工藝當中。另一方面，隨著封裝技術的發展，逐漸出現了扇出式WLP。扇出 WLP 初始用于將獨立的裸片重新組裝或重新配置到晶圓工藝中，并以此為基礎，通過批量處理、構建和金屬化結構，如傳統的扇入式 WLP 后端處理，以形成最終封裝。圖2，圖 3 展示的是典型的扇入式和扇出式 WLP。

扇出式 WLP 可根據工藝過程分為芯片先上（Die First）和芯片后上（Die Last）, 芯片先上工藝，簡單地說就是先把芯片放上，再做布線（RDL），芯片后上就是先做布線，測試合格的單元再把芯片放上去，芯片后上工藝的優點就是可以提高合格芯片的利用率以提高成品率，但工藝相對復雜。eWLB 就是典型的芯片先上的 Fanout工藝，長電科技星科金朋的 Fan-out, 安靠（Amkor）的葡萄牙工廠均采用的芯片先上的工藝。TSMC 的 INFO 也是芯片先上的Fan-out 產品。安靠和 ASE 也都有自己成熟的芯片后上的Fan-out 工藝。

在電子設備的發展歷史中，WLP 封裝技術的推廣產生了很多全新的產品。例如得益于 WLP 的使用，摩托羅拉能夠推出其 RAZR 手機，該手機也是其推出時最薄的手機。最新型號的 iPhone 采用了超過 50 顆WLP，智能手機是 WLP 發展的最大推動力。

隨著金線價格的上漲，一些公司也正在考慮采用 WLP 作為低成本替代方案，而不是采用引線鍵合封裝，尤其是針對更高引腳數的器件。最近幾年中，WLP 也已經被廣泛用于圖像傳感器的應用中。目前，硅通孔（TSV）技術已被納入用于封裝圖像傳感器的 WLP 解決方案。其他更新的封裝技術也在逐漸發展，并與現有的 WLP 技術進行整合，例如三維（3D）集成技術，我們將在下一節重點介紹。

2.2 2.5D 與 3D 集成

現有的 2D 集成電路倒裝芯片和晶圓級封裝技術在過去五年中已經顯示出了穩健的增長，并且在許多主流應用中得到了廣泛使用，主要是高端智能手機和平板設備，這些設備必須滿足尺寸和電源管理的嚴格要求。

倒裝芯片封裝技術主要包括在制造的晶圓的頂側上施加焊接凸點（bump），然后集成電路可以翻轉并與外部電路上的焊點對齊達到連接。這種封裝形式占有的空間更少，并且提供了更高的輸入/輸出速率，因為芯片的整個表面區域都可以用于互聯，而不像傳統的引線鍵合方法中只有外部邊緣才用來連接。

在晶圓級封裝中，集成電路還在硅工藝階段就已經實現了封裝，這意味著封裝尺寸與芯片尺寸相同并且制造工藝流線化，這是因為導電層和焊料凸點在切片之前就已經形成了。

新興的 2 . 5 D 和 3 D 技術有望擴展到倒裝芯片和晶圓級封裝工藝中。通過使用內插器（interposers）和硅通孔（TSV）技術，可以將多個芯片進行垂直堆疊。TSV 堆疊技術實現了在不增加 IC 平面尺寸的情況下，融合更多的功能到 IC 中，允許將更大量的功能封裝到 IC 中而不必增加其平面尺寸，并且內插器層用于縮短通過集成電路中的一些關鍵電通路來實現更快的輸入和輸出。因此，使用先進封裝技術封裝的應用處理器和內存芯片將比使用舊技術封裝的芯片小約 30％ 或40％，比使用舊技術封裝的芯片快 2～3 倍，并且可以節省高達 40％或者更多的功率。

2.5D 和 3D 技術的復雜性以及生產這些芯片的IC 制造商（Fab）和外包封裝/測試廠商的經濟性意味著 IDM 和代工廠仍需要處理前端工作，而外包封裝/測試廠商仍然最適合處理后端過程，比如通過露出、凸點、堆疊和測試。外包封裝/測試廠商的工藝與生產主要依賴于內插件的制造，這是一種對技術要求較低的成本敏感型工藝。

但是如圖 4 所示，中間產生了一個灰色地帶，IC 制造商（Fab）可能需要重新考慮他們在這個生產階段的角色，探索在承擔更高流程和實施成本以及通過提高性能和競爭優勢之間的權衡，并盡早采用 2.5D IC 和 3D IC 技術。

3D 集成技術作為 2010 年以來得到重點關注和廣泛應用的封裝技術，通過用 3D 設備取代單芯片封裝，可以實現相當大的尺寸和重量降低。這些減少量的大小部分取決于垂直互連密度和可獲取性（accessibility）和熱特性等。據報道，與傳統包裝相比，使用 3D 技術可以實現 40～50 倍的尺寸和重量減少。舉例來說，德州儀器（TI）的 3D 裸片封裝與離散和平面封裝（MCM）之間的體積和重量相比，可以減少 5～6 倍的體積，并且在分立封裝技術上可以減少 10～20 倍。此外，與 MCM 技術相比，重量減少 2～13 倍，與分立元件相比，重量減少3～19 倍。

此外，封裝技術中的一個主要問題是芯片占用面積，即芯片占用的印刷電路板（PCB）的面積。在采用 MCM 的情況下，芯片占用面積減少20％～90％，這主要是因為裸片的使用。

三維封裝可以更高效地利用硅片，達到更高的“硅片效率”。硅片效率是指堆疊中的總基板面積與占地面積的比率。因此，與其他 2D 封裝技術相比，3D 技術的硅效率超過了 100％。

而在延遲方面，需要通過縮短互連長度來減少互連相關的寄生電容和電感，從而來減少信號傳播延遲。而在 3D 技術中，電子元件相互靠得很近，所以延遲會更少。

相類似，3D 技術在降低噪聲和降低功耗方面的作用在于減少互連長度，從而減少相關寄生效應，從而轉化為性能改進，并更大程度的降低成本。

此外，采用 3D 技術在降低功耗的同時，可以使 3D 器件以更高的頻率運行，而 3D 器件的寄生效應、尺寸和噪聲的降低可實現更高的每秒轉換速率，從而提高整體系統性能。

3 三維系統集成封裝的發展趨勢

上一節中， 我們重點介紹了 W L P 和2.5D/3D 的現有先進封裝技術。除了這兩類技術之外，還有其他多種封裝技術都已經得到了廣泛的應用。圖 5 展示的是 2015 年 ITRS 羅列的現有的 WLP 封裝技術類型[7]。近年來，隨著消費類電子產品（尤其是移動通信電子產品）的飛速發展，使得三維高密度系統級封裝（SiP，System in Package/SoP, System on Package）成為了實現高性能、低功耗、小型化、異質工藝集成、低成本的系統集成電子產品的重要技術方案，國際半導體技術路線（ITRS）已經明確 S i P / S o P 將是未來超越摩爾（More t h a nMoore）定律的主要技術。

3.1 三維系統級封裝 3D SiP 技術

自從 1960 年代以來，集成電路的封裝形式經歷了從雙列直插、四周扁平封裝、焊球陣列封裝和圓片級封裝、芯片尺寸封裝等階段。而小型化、輕量化、高性能、多功能、高可靠性和低成本的電子產品的總體發展趨勢使得單一芯片上的晶體管數目不再是面臨的主要挑戰，而是要發展更先進的封裝及時來滿足產品輕、薄、短、小以及與系統整合的需求，這也使得在獨立的系統（芯片或者模塊）內充分實現芯片的功能成為需要克服的障礙。這樣的背景是 SiP 逐漸成為近年來集成電路研發機構和半導體廠商的重點研究對象。SiP 作為一種全新的集成方法和封裝技術，具有一系列獨特的技術優勢，滿足了當今電子產品更輕、更小和更薄的發展需求，在微電子領域具有廣闊的應用市場和發展前景。表 1 總結了 SiP 的不同封裝結構，從結構方向上可以分為兩類基本的形式，一類是多塊芯片平面排布的二維封裝結構（2D SiP），另一類是芯片垂直疊裝的三維封裝/集成結構（3D SiP）。在 2D SiP 結構中，芯片并排水平貼裝在基板上的，貼裝不受芯片尺寸大小的限制，工藝相對簡單和成熟，但其封裝面積相應地比較大，封裝效率比較低。3D SiP 可實現較高的封裝效率，能最大限度地發揮 SiP 的技術優勢，是實現系統集成的最為有效的技術途徑，實際上涉及多種先進的封裝技術，包括封裝堆疊（PoP）、芯片堆疊（CoC）、硅通孔（TSV）、埋入式基板（Embedded Substrate）等，也涉及引線鍵合、倒裝芯片、微凸點等其他封裝工藝。3D SiP 的基本概念正是將可能實現的多種功能集成于一個系統中，包括微處理器、存儲器、模擬電路、電源轉化模塊、光電器件等，還可能將散熱通道等部件也集成在封裝中，最大程度的體現 SiP的技術優勢。

3.2 硅通孔 TSV 技術

硅通孔（TSV）技術是三維系統級封裝的關鍵技術，其工藝流程根據 Via 形成的工序可以分類為 Via First、Via Middle、Via Last和Via after Bonding 四類，圖 ６ 為 Yole Dévelopment 總結的 TSV 主要技術方案的分類。

目前為止，關于 TSV 技術的研究已經展開的較為全面，不同 TSV 的工藝方案從孔刻蝕、孔絕緣、阻擋層和種子層淀積、3D 光刻、孔填充、背面工藝和薄圓片操作等方面都對 TSV 工藝的各個步驟進行了深入的研究。例如，IBM 采用 Face-to-Back 方法對基于 SOI CMOS 工藝的圓片進行垂直堆疊，采用氧化物熔融鍵合（Oxide Fusion Bonding）實現圓片堆疊。圓片鍵合以前，上圓片完成中道工藝（Middle of the Line Processing），下圓片制作完成。圓片鍵合以后，再在上圓片以上采用標準 BEOL 工藝制作兩層互連金屬層。IBM 還提出了 TSV 的硅支撐片（Silicon Carrier）技術，并進而提出了硅基封裝的思想，用于系統級封裝。

韓國三星電子發表了采用穿透硅通孔技術制作出容量為 8 Gb 的DDR3 動態隨機存儲器。其在主芯片（Master Chip）上垂直堆疊了 3 個從芯片（Slave Chip），每個芯片之間使用數量約為 300 的 TSV 實現互聯。與二維結構的封裝（QDP）相比，三維集成后靜態功耗降低 50%，動態功耗降低 25%，I / O 端口傳輸速度從 10 6 6Mbps 提高到 1 600 Mbps。

臺積電（ T S M C ） 公司開發出 300 mm 圓片的 TSV 三維堆疊技術， 核心技術包括T S V 、再布線層（ R e w i r i n g Layer）、微凸點和芯片/圓片三維堆疊，并評估了半導體芯片三維集成在器件性能和可靠性的影響。TSMC 計劃采用 28nm 或更先進的工藝量產 3D 芯片，并希望 1～2 年內在全球最早實現量產，同時認為設計技術、測試技術和足夠的熱機械強度是實現 3D 芯片量產的關鍵。

以上只是列出了 IBM、三星和臺積電三家主要的 TSV 研發狀況。除此以外，在全球范圍內，來自北美、歐洲和亞洲等多地區的研究機構都對TSV的工藝進行了多方面的研發，其中包含半導體集成制造商、集成電路制造代工廠、封裝代工廠、新興技術開發商、大學與研究所以及技術聯盟。

表 2 列舉出了幾個具有代表性的全球范圍針對 TSV技術開發的公司及研究機構及其主要工藝特點與應用。

4 國內先進封裝技術

先進封裝技術已經成為國內半導體行業發展的重中之重，這在國務院 2014 年6 月頒布的《國家集成電路產業發展推進綱要》中有著明確的體現。該綱要明確指出到 2015年要達到中國廠商占有約 30% 的先進封裝收入的目標。

盡管如此，到目前為止，關于 3D 集成的封裝技術還有很多的不確定性。例如，這些先進的封裝技術和配置將在何時以何種形式的到真正的應用，在所有參與的廠商中誰將占據主導地位，中國在其中又將扮演什么角色。然而，在制定任何戰略或流程變革之前，必須考慮先進封裝市場的過去的發展里程和未來的發展方向。

根據超越摩爾市場研究和戰略咨詢公司 Yole Développement 的報告，受強大的半導體市場前景和對政府強有力支持的先進封裝能力的積極投資驅動，預計中國的先進封裝收入在 2020 年將達到 46 億美元，而2015 年為 22 億美元。在此期間，這個市場呈現出令人印象深刻的 16％ GAGR。

在此背景下，中國政府正在通過資金和國家集成電路政策做出重大努力，并采取積極的增長戰略，使中國成為集成電路設計和制造中心。到 2030 年的目標是成為所有初級 IC 工業供應鏈領域的全球領導者。

在技術方面，國內骨干的集成電路封裝企業（如長電科技、南通富士通、天水華天等）在先進封裝技術的開發、儲備、應用上得到了長足發展，在某些方面開始對國際封裝企業巨頭開始形成了挑戰。同時，像安靠上海這種外商在中國投資的企業，也在積極地推動先進封裝在中國的發展，安靠上海在 WLP、 Bumping、SIP、3D NAND、超多層芯片堆疊方面都取得了很大的進步，也支持了國內設計企業和存儲企業的發展。

同期，國內的研究機構在多年堅持跟蹤國際研究動態的基礎上，結合國內產業的現狀，在緊密聯系產業界的同時，也提出了在 SiP 技術領域的研究方向。

在三維封裝技術方面，以 CMOS Image Sensor封裝為主要應用的 TSV 應用在國內多家封測企業也有實現。在先進封裝技術前沿領域的研究方面，例如封裝材料界面機理、封裝工藝過程和裝備原理等，多家研究所和大學都開展過多方面的工作。但是，將系統級封裝作為主要的研究方向，同時持續多年在系統級封裝和先進封裝技術領域進行研究的機構相對較少，與國外的研究機構相比獲得的資源和擁有的研究實力有較大的差距。

5 結語

本綜述對集成電路封裝技術的背景、發展歷程、未來的發展趨勢以及國內封裝技術的總體情況進行了較為全面的概括。先進封裝技術的實現目前還面臨著許多的技術挑戰，而未來的集成電路封裝市場不可能一蹴而就。

總體上，無論是 IDM、代工廠、還是外包封裝/測試廠商，對于未來先進封裝技術總是在不斷地向前推進過程中。近期來看，半導體公司將逐漸從倒裝芯片和 2D 技術轉向，將 2.5D 和 3D技術整合到其芯片中。到 2022 年，后一種技術將占先進封裝市場的 20％～30％，但是成本仍然是一個嚴峻的問題。

此外，還有行業內的硬性轉向，到 2022 年，2.5D 和 3D 技術將占到先進封裝市場的 50％ 以上，多個行業參與者將采用 3D 技術，并通過合作加強先進封裝技術的整體生態。

未來，實施成本將得到大幅度降低。考慮到生產成本的下降速度不夠快，以及包含 2.5D 和 3D芯片（例如可穿戴設備）應用，潛在終端市場已經引起了早期蜂鳴。但目前來看發展仍然緩慢，所以更緩慢且穩定的轉變在未來將是更為可能的一種發展態勢。

審核編輯 黃宇