sr鎖存器不定狀態(tài)怎么理解

SR鎖存器，結(jié)構(gòu)簡單，一般由兩個與非門或者兩個或非門組成，原理比較簡單，就是具有保持和鎖存電平的作用，但是也有缺陷不定態(tài)存在，很多書上指出只要輸入滿足SR=1，輸出就是不確定狀態(tài)，但事實(shí)真的如此？

1 SR鎖存器原理

先根據(jù)電路粗略講解一下SR鎖存器功能，熟悉的同學(xué)可以跳過這部分。

1圖1 與非門構(gòu)成的SR鎖存器

圖2 或非門構(gòu)成發(fā)SR鎖存器

上面兩圖分別是使用兩個與非門和兩個或非門組成的SR鎖存器，本文以圖2兩個或非門組成的SR鎖存器進(jìn)行功能分析。

當(dāng)SD=1，RD=0時，或非門G2一端以SD作為輸入，故G2輸出低電平，G2和RD作為G1的輸入，所以G1輸出為高電平，此時SR鎖存器輸出Q端為高電平，Q‘為低電平。Q的次態(tài)與Q的現(xiàn)態(tài)無關(guān)，輸出端Q均為高電平，故SD被稱為置數(shù)端。

當(dāng)SD=0，RD=1時，因?yàn)榛蚍情TG1的RD端輸入高電平，所以G1輸出端輸出低電平，或非門G2輸入均為低電平，則Q非為高電平，故SR鎖存器Q輸出為低電平，Q’輸出高電平。Q的次態(tài)與Q現(xiàn)態(tài)無關(guān)，輸出端均為低電平，RD被稱為SR鎖存器清零端。

當(dāng)SD=0，RD=0，Q的現(xiàn)態(tài)為0時，則Q‘的次態(tài)為高電平，進(jìn)而推出或非門G1的輸出為低電平，所以Q的次態(tài)為0；當(dāng)Q的現(xiàn)態(tài)為1時，則或非門G2的輸出為0，或非門G1將RD和或非門G2輸出作為輸入，所以或非門G1輸出高電平，即Q的次態(tài)為高電平，由此可知，Q端的次態(tài)和現(xiàn)態(tài)保持相同，所以當(dāng)SD與RD端輸入數(shù)據(jù)均無效時，SR鎖存器具有保持功能。

SR鎖存器不定態(tài)

分析1：SD端與RD端均有效，即SD=1且RD=1時，由于兩個或非門G1，G2均有一個輸入端為高電平，則Q和Q‘均為低電平，此時SR鎖存器的輸出是確定的，并不是所謂的不定態(tài)。

分析2：繼分析1，當(dāng)SD端和RD端輸入均為高電平時，Q與Q’均輸出低電平，此時SD由高電平變?yōu)榈碗娖剑琑D保持高電平。由于或非門G2輸入均為低電平，所以G2輸出高電平，即Q‘為高電平。而或非門G1輸入均為高電平，故G1輸出為低電平，即Q為低電平，此時SR鎖存器的輸出也是確定的。

分析3：繼分析1，當(dāng)SD端和RD端輸入均為高電平時，Q與Q’均輸出低電平，此時RD由高電平變?yōu)榈碗娖剑琒D保持高電平。則或非門G1輸入均為低電平，G1輸出則為高電平，即Q輸出高電平。

SR鎖存器不定狀態(tài)的出現(xiàn)，主要是由于理想狀態(tài)與實(shí)際工作狀況之間的差異。理論上，SR鎖存器的各種組合都有明確的輸出狀態(tài)，但在實(shí)際使用中，由于器件本身的差異以及信號噪聲的影響，每個端口從“0邏輯電平電壓”升高到“1邏輯電平電壓”的時間并不相同。

具體來說，當(dāng)SR同時從00變?yōu)?1時，由于上述因素的影響，中間會引入“01”或“10”這樣的中間狀態(tài)，而具體引入哪種狀態(tài)無法確定，這就是“狀態(tài)不定”的根本原因。

因此，在實(shí)際應(yīng)用中，需要避免SR同時為高電平的情況，以防止SR鎖存器進(jìn)入不定狀態(tài)。同時，對于電路的設(shè)計(jì)和布局也需要進(jìn)行細(xì)致的考慮，以減少信號噪聲和器件差異對SR鎖存器工作的影響。

此外，時序問題也可能導(dǎo)致SR鎖存器出現(xiàn)不定狀態(tài)。RS鎖存器是異步的，對輸入的變化沒有時鐘信號的依賴，輸入信號的瞬時變化可能導(dǎo)致不確定的輸出。

審核編輯：黃飛