問題：

請簡述鎖存器與觸發器的概念，并分析二者的區別。

簡答：

1. 鎖存器與觸發器的概念

鎖存器和觸發器都是具有記憶功能的二進制存儲器件，是組成數字電路的基本器件之一：

1.1 鎖存器(Latch)

鎖存器是由電平觸發的存儲單元，數據存儲操作取決于使能信號的電平值。在有效電平下，當且僅當鎖存器處于使能狀態時，輸出信號隨輸入信號發生變化，此時不進行鎖存操作，類似于緩沖器操作；當鎖存器不處于使能狀態時，輸出信號不隨輸入信號發生變化，輸出數據一直處于鎖存狀態。常見的鎖存器包括SR鎖存器、D鎖存器和JK鎖存器等。

1.2 觸發器(Flip-Flop)

觸發器是由時鐘邊沿觸發的存儲單元，數據存儲操作取決于時鐘信號的邊沿。輸出信號僅在時鐘沿(上升沿或下降沿)到來時，才隨輸入信號的改變而改變。常見的觸發器包括SR觸發器、JK觸發器、D觸發器和T觸發器等。

2. 鎖存器與觸發器的區別

鎖存器和觸發器都具備記憶功能，即輸出信號不僅與當前輸入相關，同時還與上一時刻的輸出相關。鎖存器與觸發器的區別主要體現在以下幾個方面：

鎖存器由使能端電平觸發，屬于異步控制；觸發器由時鐘沿觸發，屬于同步控制；

鎖存器對電平敏感，受布線延遲影響較大，輸出信號容易產生毛刺；觸發器不易產生毛刺；

對于ASIC而言，由于鎖存器消耗的門資源小于觸發器，所以鎖存器的集成度比觸發器高；對于FPGA而言，由于FPGA中沒有標準的Latch單元，但有多種FF單元，所以鎖存器需要用多個邏輯單元(LE, Logic Element)實現；

鎖存器無法過濾毛刺，容易導致設計時序混亂，不利于設計的靜態時序分析(STA, Static Timing Analysis)；觸發器可以保證設計的時序穩定，在很多情況下無法用鎖存器替代。

對于上升沿觸發的觸發器而言，建立時間是時鐘上升沿之前所需要的時間；當將時鐘信號接入鎖存器使能端時，若鎖存器為高電平使能，建立時間是時鐘下降沿之前所需要的時間。因此，在數據信號晚于控制信號到來的情況下，只能采用鎖存器，這種情況被稱為Latch timing borrow，即建立時間借去一個高電平的時間。

審核編輯：湯梓紅