集成電路前道工藝及對應設備主要分八大類，包括光刻（***）、刻蝕（刻蝕機）、薄膜生長（PVD-物理氣相沉積、CVD-化學氣相沉積等薄膜設備）、擴散（擴散爐）、離子注入（離子注入機）、平坦化（CMP設備）、金屬化（ECD設備）、濕法工藝（濕法工藝設備）等。

集成電路前道工藝及設備的標志性指標為集成電路的特征尺寸，主要沿摩爾定律方向持續延伸，根據國際器件與系統技術路線圖IRDS（2021），集成電路前道關鍵工藝、器件結構對應的設備加工技術能力將由當前的5 nm、3 nm發展到2.1 nm、1.5 nm直至等效1 nm、0.7 nm技術節點，如表1所示。

表1集成電路邏輯器件技術路線圖[1]

近期（2021-2025）：FinFET晶體管結構繼續延伸，由5 nm直至3 nm、2.1 nm節點。 為進一步提升柵極控制能力，從3 nm節點開始， LGAA（Lateral gate-all-around，水平圍柵）結構開始引入并逐漸替代FinFET結構，相應的制造設備應該隨之進行技術迭代，支撐到這個制造節點的要求。

中期（2026-2030）：晶體管全面進入2.1 nm以下節點，根據IRDS（2021）規劃，2.1 nm和1.5 nm這兩個工藝節點預計將分別在2025年和2028年出現。 LGAA晶體管結構可以繼續支撐這兩個制造節點的要求，相關制造設備需要根據工藝特征尺寸縮小的要求做進一步提升。

遠期（2031-2035）：晶體管進入等效1 nm工藝節點和等效0.7 nm工藝節點，晶體管的工藝特征尺寸達到極限，多層垂直堆疊的LGAA晶體管結構將成為下一步發展方向。 單片三維堆疊工藝及設備技術將是這個階段的主要需求。

主要技術挑戰

（1）EUV光刻設備。 光刻技術直接決定了集成電路的特征尺寸（光刻線寬與***曝光波長成正比，與成像系統數值孔徑呈反比），是摩爾定律演進的核心驅動力之一。 傳統的193 nm***在經歷了“浸沒式技術”及“多重曝光”兩次重要技術升級后，已經大規模應用在10 nm節點集成電路制造中。 進入7 nm以下節點，雖然193 nm浸沒式光刻+多重曝光從技術上仍然可以滿足集成電路制造的需求，但工藝復雜度直線上升，造成了難以解決的良率和成本問題。 因此，采用13.5 nm極紫外光源的EUV***成為7nm及以下集成電路大生產首要選擇，在7 nm節點，EUV光刻工藝步驟是193 nm浸沒式光刻的1/5，光刻次數是后者的1/3[4]。

當前EUV***已經在產線批量應用并支持7～5 nm節點的工藝制程要求。 隨著摩爾定律繼續延伸，EUV光刻主要是按照兩個方向演進：一是由單重曝光（Single Patterning, SP）發展至雙重曝光（Double Patterning，DP）； 另一個就是提高EUV數值孔徑（High-NA EUV）。 根據IRDS光刻技術發展路線圖預測，在3 nm節點（2022年），集成電路大生產將采用雙重曝光EUV技術； 在2.1 nm節點（2025年），集成電路大生產將采用高數值孔徑EUV技術，如表2所示。

當前ASML正在研發第二代EUV***，數值孔徑將由現在的0.33提升至0.5，同時不斷提升光源功率，預計量產時間為2024年，將支撐2025年之后集成電路制造的需求。

表2 光刻技術發展路線圖

（2）GAA（圍柵晶體管）制備設備。 GAA（Gate-All-Around）晶體管將是繼FinFET后的下一代晶體管結構。 相對于FinFET的三面柵控結構，GAA晶體管溝道為水平或垂直納米線，柵極四面環繞溝道，柵控能力更強，可以有效降低短溝道效應[5]。 GAA結構預計于2022年3 nm節點開始導入集成電路大生產線，并于2025年2.1 nm節點成為主流器件結構。

GAA晶體管結構的引入和特征尺寸的進一步微縮，對集成電路制造工藝設備提出了更高的要求：離子注入機將更加強調共形摻雜（Comformal Doping）、薄膜和刻蝕工藝更加強調原子級的精度控制（ALD-原子層沉積、ALE-原子層刻蝕）、其他設備（如CMP、ECD、濕法工藝設備等）也需要做相應調整，以滿足更高精度加工、非銅互聯材料、 新型HKMG材料等方面的需求。 下面就共形摻雜設備、原子層刻蝕設備、原子層沉積設備做詳細介紹。

共形摻雜的離子注入設備：晶體管采用三維結構以后，對共形摻雜（各向同性的摻雜，各個方向上均勻摻雜）的要求不斷提升。 傳統的離子注入設備中，離子通過加速電場加速注入晶圓，摻雜的定向性強，為滿足三維晶體管共形摻雜工藝的需求，離子注入設備有以下兩個發展方向：（1）進一步提升離子注入機的束線角度、束線形狀和注入劑量的控制能力，如應用材料公司的VIISta900 3D系統； （2）采用等離子體浸沒式注入設備[6]，在一層貼合晶圓表面結構的等離子體輔助下，實現各個方向的均勻摻雜，如應用材料公司的VIISta PLAD系統。

原子層沉積（Atomic layer deposition, 縮寫ALD）和原子層刻蝕（Atomic layer etching, 縮寫為ALE）[7]：進入納米尺度以后，半導體制造對加工精度要求不斷提高。 以IMEC的堆疊納米線GAA晶體管結構為例，制備過程為：在襯底上沉積多層SiGe/Si超晶格結構，完成Fin刻蝕后，通過選擇性刻蝕去除SiGe，釋放Si納米線，然后沉積高K介質及金屬柵（置換式金屬柵工藝）； 在此過程中，SiGe結構刻蝕和納米線的釋放需要對實現對多層Si納米線之間SiGe的橫向精確去除，高K介質及金屬柵的沉積需要在SiGe去除后的極小空間內完成，以上工藝均需通過ALE和ALD設備實現。 ALE和ALD技術可以以一種自我限制且有序的方式在原子尺度逐層去除/沉積材料，賦予人們原子尺度的精細加工能力。

（3）設備智能化。 集成電路技術在賦能信息技術產業的同時，新一代信息技術也在促進集成電路產業的發展，推動其不斷邁向“智能制造”。 集成電路制造設備智能程度不斷提升，將逐漸具備晶圓狀態追溯、先進工藝控制（缺陷監測、工藝過程控制）、設備能耗管理、預測性排產、預測性維護和虛擬量測等功能。

要實現這些，除設備需要具有相應的信息采集及決策執行功能外，還需要產線信息系統的配合，單純從設備的角度，根據IRDS預測，設備將按照表3所示的技術路線圖發展，逐步支持智能化功能的實現。

表3 設備智能化技術路線圖[1]

（4）450 mm（18英寸）設備。 在一次工藝過程中，更大的晶圓尺寸可以生產更多的芯片，可以顯著降低單顆芯片成本。 晶圓尺寸不斷增大是集成電路產業一直以來的發展趨勢之一，由最初的100 mm (4英寸)、150 mm（6英寸），一直發展到今天的300 mm（12英寸，2001年引入，最早用于0.13 μm產線）。

2008年起，450 mm（18英寸）晶圓及其制造設備的生產被提上日程，初定于2012年組建18英寸試驗產線，2015年開始大生產線替代。 目前450 mm （18英寸）大硅片及450 mm（18英寸） 設備接口標準早已完成，但是由于450 mm（18英寸）設備研發及晶圓廠建線耗資巨大，450 mm（18英寸）晶圓設備的應用時間一再拖期。 根據最新的IRDS技術路線圖，450 mm（18英寸）設備的大生產線替代時間已經延后到了2025年之后。

審核編輯：湯梓紅