作者：Stuart Servis and Miguel Usach Merino

您是否曾經檢查過網絡上有多少個“ADC設計緩沖器”條目？在超過 400 萬個參考資料中很難找到您要查找的內容。對于大多數模擬和混合信號數據采集系統設計工程師來說，這可能并不奇怪，因為為無緩沖模數轉換器（ADC）設計外部前端需要大量的耐心和建議。 它通常被視為一種藝術形式，是多年來掌握手藝的古怪大師的專利。對于外行來說，這是一項令人沮喪的試錯任務。大多數時候，由于相互關聯的規范的數量，挫敗感變成了一個煩人的伴侶，這迫使許多權衡（和評估）直到獲得最佳結果。

挑戰

放大器級的設計由它們之間相關的兩個不同級組成，因此問題變得難以在數學上建模，特別是由于與兩個級相關的非線性。第一步是選擇緩沖傳感器輸出并驅動ADC輸入的放大器。第二步是設計一個低通濾波器來降低輸入帶寬，從而將帶外噪聲降至最低。

理想的放大器提供足夠的帶寬來正確緩沖傳感器或換能器產生的信號，而不會增加額外的噪聲，并且提供零功耗，但理想的放大器與實際放大器相去甚遠。在大多數情況下，放大器規格將決定整體系統性能，特別是在噪聲、失真和功率方面。為了更好地了解問題，第一步是了解分立時間ADC的工作原理。

離散時間ADC獲取連續時間模擬信號的樣本，然后將其轉換為數字代碼。對信號進行采樣時，根據模擬轉換器的類型，有兩種不同的場景具有相同的固有問題。

SAR ADC集成了一個采樣保持電路，也稱為采樣保持電路，它基本上是一個開關和一個電容，用于凍結模擬信號，直到轉換完成，如圖1所示。

圖1.采樣保持電路示意圖。

分立時間Σ-Δ型ADC或過采樣轉換器實現類似的輸入級，即具有一定內部電容的輸入開關。對于Σ-Δ型ADC，采樣機制略有不同，但類似的采樣輸入架構使用開關和電容來保存模擬輸入信號的副本。

在這兩種情況下，開關均采用CMOS工藝實現，閉合時電阻值為非零值，通常為幾歐姆。該串聯電阻與采樣電容的組合（在pF范圍內）意味著ADC輸入帶寬通常非常大，并且在許多情況下遠大于ADC采樣頻率。

帶寬問題

輸入信號帶寬是轉換器的一個問題。在采樣理論中，我們知道應該刪除高于奈奎斯特頻率（ADC采樣頻率的一半）的頻率，否則這些頻率將在感興趣的頻段中生成鏡像或混疊。噪聲通常具有一個頻譜，其中在ADC奈奎斯特頻率以上的頻帶中可能存在大量功率。除非我們處理這種噪聲，否則它將混疊到奈奎斯特頻率以下，并增加本底噪聲，如圖2所示，從而有效地降低了系統的動態范圍。

圖2.奈奎斯特折疊圖像。

ADC輸入信號帶寬和緩沖器輸出帶寬是第一個需要解決的問題。為了確保噪聲不會混疊，必須限制ADC輸入信號的帶寬。這不是一個微不足道的問題。

通常，放大器的選擇基于大信號帶寬（即壓擺率）和增益帶寬乘積的規格，以涵蓋輸入信號的最壞情況，這定義了ADC可以跟蹤的更快事件。

但是，放大器的有效噪聲帶寬相當于小信號帶寬（通常考慮小于10 mV p-p的信號），這通常至少比大信號帶寬高四到五倍。

換言之，如果我們的大信號規格選擇500 kHz，則小信號帶寬很容易達到2 MHz或3 MHz，這可能會允許ADC對大量噪聲進行采樣。因此，在將模擬信號饋入ADC之前，應從外部限制小信號帶寬，否則測得的噪聲將是ADC數據手冊規格的三到四倍，這并不好。

圖3.同相放大器配置。

噪聲源	噪聲折合到輸出端
R傳感器

RG

RFB

放大器電流噪聲

請記住，放大器產生的熱噪聲取決于放大器增益和總系統帶寬。該電路的示例如圖3所示，噪聲源總結于表1，其中：

T 是以開爾文為單位的溫度，

k 是玻爾茲曼常數 （1.38 × 10?23J/K），

電阻值以Ω表示，

BW是指小信號帶寬。

前面的公式清楚地表明，在ADC輸入引腳之前添加一個具有足夠衰減的低通濾波器的重要性，以最小化采樣噪聲，因為噪聲與帶寬的平方根成正比。 通常，一階低通濾波器采用分立電阻和電容實現，具有足夠低的截止頻率，可消除大部分寬帶噪聲。一階低通濾波器的另一個好處是，在ADC對目標頻帶外的任何其他較大信號進行采樣并可能產生混疊之前，降低其幅度。

然而，這還不是故事的全部。內部ADC開關電阻和電容定義了模擬輸入帶寬，但由于輸入信號的變化，也會產生時域充放電周期。每次開關（連接到采樣ADC電容的外部電路）閉合時，內部電容電壓可能與先前存儲在采樣電容上的電壓不同。

什么是回扣問題？

經典的模擬問題：“如果有兩個電容器與開關并聯，開關打開，一個電容器存儲一些能量，那么當開關閉合時，兩個電容器會發生什么？

答案取決于充電電容器存儲的能量和電容器之間的比率。例如，如果兩個電容器的值相同，則能量將在它們之間共享，電容器端子之間測量的電壓將減半，如圖4所示。

圖4.帶電（左）和未充電（右）電容器。

這就是回扣問題。

一些ADC執行內部校準以補償內部誤差，稱為自穩零校準。這些程序使采樣電容達到接近電源軌的電壓或其他電壓，例如基準電壓除以2。

這意味著放大器和采樣電容緩沖的外部信號（必須保持模擬值才能獲取新采樣）通常不處于相同的電位（電壓）。因此，必須對采樣電容進行充電或放電，以使其達到與緩沖器輸出相同的電位。 此過程所需的能量將來自外部電容（來自低通RC濾波器的電容）和外部緩沖器。這種電荷的重新分配和電壓的建立將需要有限的時間，在此期間，電路中各個點的電壓將受到干擾，如圖1所示。通常會有大量電荷被重新分配，這相當于流入或流出放大器并流入電容器的電流。

其結果是，放大器應該能夠在非常有限的時間內對低通濾波器的外部電容和ADC的采樣電容進行充電/放電，而限流器由低通濾波電阻增加。

更具體地說，放大器應該能夠在給定誤差范圍內從采樣電容和外部源對電容進行充電/放電。外部低通濾波器的截止頻率應略高于目標頻帶，目標頻帶由濾波器的時間常數、ADC的位數以及樣本之間的最差情況轉換（即我們應該能夠準確測量的最差輸入階躍）定義。

我們如何解決回扣問題？

解決這個問題的更簡單的答案是選擇具有足夠壓擺率、帶寬增益積、開環增益和CMRR的放大器，并將市場上可能找到的最高電容放在輸出端，電阻足夠小，以滿足低通濾波器帶寬要求。

由于電容真的很大，反沖問題可以忽略不計，帶寬受到LP濾波器的限制，所以問題解決了吧？

壞消息。以前的解決方案行不通，但是如果您好奇并嘗試以前的設置，那么您會發現兩件事：電容器的大小將是煉乳容器的大小，放大器將不喜歡連接在輸出端的假想阻抗。

放大器的性能取決于放大器看到的假想負載。在這種情況下，低通濾波器的懲罰是THD和建立時間的下降。建立時間的增加會導致放大器無法為電容充電，從而使ADC采樣的電壓成為正確的最終電壓。這將導致ADC輸出進一步非線性。

為了說明前面的說法，圖5顯示了不同放大器輸出電流或阻性負載之間的性能差異。圖6顯示了容性負載引起的小信號過沖，這會影響建立時間和線性度。

圖5.AD4896-2 THD性能與負載的關系

圖6.ADA4896-2的小信號傳輸響應與負載的關系

為了盡量減少這個問題，放大器輸出應通過低通濾波器的串聯電阻與外部電容隔離。

電阻應足夠高，以保證緩沖器不會看到假想阻抗，但又應足夠小，以滿足所需的輸入系統帶寬，并將電阻兩端的IR壓降降至最低，因為電流從緩沖器流出，這可能導致放大器可能無法足夠快地建立的壓降。并聯時，電阻應允許外部電容減小到足夠小的值，以在不影響建立的情況下將反沖降至最低。

您可以在此處找到更多信息。

幸運的是，有一些工具可以讓我們預測DAC、放大器和濾波器的組合性能，比如精密ADC驅動器工具。

該工具可以模擬反沖以及噪聲和失真性能，如圖7所示。

圖7.精密 ADC 驅動器工具游樂場仿真。

低通濾波器的經驗法則

通常，在許多建議中都可以看到一階低通濾波器，但為什么沒有人使用更高的濾波器階數呢？除非您的設備將用于具有特定要求的應用，以消除輸入信號中較大的帶外干擾源或諧波，否則增加濾波器的階數將增加系統的復雜性。一般來說，權衡是使小信號帶寬略高于您需要的帶寬，這將影響噪聲，代價是放大器能夠輕松驅動ADC輸入級，并降低功耗和成本。

減輕負擔

我們之前提到過，放大器不喜歡虛阻抗和/或提供高電流，這是電容器添加的元件，用于最小化反沖問題。

改善這種情況的唯一方法是減少回扣本身。最新的ADI轉換器（如AD7768和AD4000）已采用該解決方案。

由于轉換器架構不同，每個器件采用的解決方案都不同。AD4000 SAR ADC可以在低于模擬輸入范圍的電源下工作。所采用的解決方案稱為高阻態模式，僅適用于低于100 kHz的采樣頻率。

在AD7768中，電源等于或高于模擬輸入范圍。AD7768采用的解決方案稱為預充電緩沖器，與高阻態模式相反，該緩沖器的工作頻率最高可達最大ADC采樣頻率。

兩種解決方案都基于相同的工作原理;驅動ADC的主要困難是容性電荷再分配。換言之，當內部開關重新連接采樣電容時，輸入緩沖器和低通濾波器看到的壓降越低，電壓沖擊就越低，從而使ADC輸入電流最小化。因此，驅動ADC越容易，建立時間越短。濾波器電阻兩端的壓降減小，因此交流性能得到提升。

對輸入電流相對于預充電緩沖器和高阻態使能和禁用的影響如圖8所示。

圖8.輸入電流。

輸入電流越高，放大器帶寬應越高（即越快）。因此，輸入低通濾波器帶寬應該越高，這也會影響噪聲。

例如，使用SINAD將諧波作為噪聲性能，對于以1 MSPS采樣的1 kHz輸入信號。在不同的濾波器截止頻率下，我們得到如圖9所示的結果。

圖9.AD4003 SINAD與輸入帶寬（帶或不帶高阻態模式）的比較

上圖顯示，與完全相同的配置但高阻態模式關斷相比，低輸入電流（高阻態模式開啟）降低了截止濾波器頻率要求，濾波器電阻值也降低了IR壓降，從而提高了ADC性能。

在圖9中，可以觀察到，通過提高輸入濾波器截止頻率，外部放大器可以更快地對采樣電容進行充電/放電，但代價是噪聲更高。例如，開啟高阻態模式時，500 kHz 采樣的噪聲小于 1.3 MHz。因此，SINAD 在 500 kHZ 輸入帶寬下表現更好。此外，低通濾波器所需的電容降低，從而提高放大器驅動器性能。

電路設計優勢

在ADI公司最新的ADC中增加這些更易于驅動或減輕負擔的特性會對整個信號鏈產生一些重大影響。ADC設計人員將一些驅動問題引入ADC芯片本身的關鍵優勢在于，解決方案可以設計為盡可能高效地滿足ADC的信號要求，從而解決一些問題，包括輸入帶寬和放大器穩定性。

進入ADC輸入端的電流減小，從而減少反沖，意味著放大器需要處理較低的電壓階躍，但仍具有與標準開關電容輸入相同的完整采樣周期。

在給定周期內具有較小的階躍電壓以建立（斜坡到最終值）與具有較長的建立較大步進的周期相同。凈效應是，放大器現在不需要如此寬的帶寬來將輸入充分建立到相同的最終值。帶寬降低通常意味著放大器功率降低。

另一種看法是，想象一下，當預充電緩沖器使能時，通常預計不會有足夠的帶寬來建立給定ADC輸入的放大器現在如何實現足夠的建立。

ADI應用筆記AN-1384顯示了與AD7768在三種功耗模式下搭配使用時，一系列放大器可實現的性能。本文檔所示的放大器之一ADA4500-2表明，在不使用預充電緩沖器時，它在中值功率模式（THD為>?96 dB）下難以建立AD7768的輸入。但是，當啟用預充電緩沖器時，性能顯著提高，優于?110 dB THD。

由于ADA4500-2是一款帶寬為10 MHz的放大器，在給定模式下建立AD7768所需的帶寬約為12 MHz，因此，這種較低帶寬放大器的使用現已通過易于驅動的特性實現。這樣，這些特性不僅可以簡化前端緩沖電路的設計，還可以更自由地選擇組件，使其保持在系統功耗或熱上限范圍內。

降低進入ADC模擬輸入引腳的電流的第二個優點是，現在流過串聯電阻的電流更少，串聯電阻用作輸入RC網絡的一部分。

對于傳統的ADC輸入，相對較大的電流意味著只能使用小值電阻，否則該電阻兩端會產生較大的壓降。此處較大的壓降會導致ADC轉換結果中的增益誤差或線性誤差。

然而，使用較小的電阻值也有其挑戰。使用較小的電阻實現與RC相同的帶寬意味著使用更大的電容。然而，這種大電容和小電阻的組合會導致緩沖放大器不穩定。

使用易于驅動的特性時遇到的電流降低意味著可以使用更大值的電阻器而不會影響性能，并確保系統的穩定性>。

電路性能優勢

考慮到我們已經說過的電路設計的好處，很明顯，使用這些特性也有性能優勢，或者有機會進一步提高性能。

已經提到的優勢是能夠使用較低帶寬的放大器實現更好的性能，也可用于擴展更優化系統的性能。例如，即使輸入信號穩定良好，在最終建立過程中，輸入之間仍可能存在一些不匹配。因此，例如，啟用預充電緩沖器將意味著最終建立時間要小得多，因此可以實現以前無法實現的最高THD水平。

通過RC網絡串聯電阻的電流的減少也有利于性能。此外，不僅輸入電流顯著降低，而且幾乎不依賴于輸入電壓。由于輸入對上電阻的任何不匹配都將導致ADC輸入端的電壓差變小，并且電壓降與信號無關，因此可以實現更高的THD。

較低的輸入電流也會影響失調和增益精度。由于絕對電流的減小以及信號相關電流變化的減小，每個通道或每個物理板的元件值變化導致失調和增益誤差變化的可能性較小（出于同樣的原因，較低的電流導致串聯電阻上的電壓較小）。利用預充電緩沖器，可以實現更好的絕對失調和增益誤差規格，以及系統內跨板或通道的一致性能。

在ADC采樣速率變化以適應不同信號采集需求的系統中，例如數據采集卡，較低的電流還有另一個好處。如果沒有預充電緩沖器，輸入無源元件兩端的壓降隨ADC的采樣速率而變化，因為ADC輸入電容在更高的采樣速率下會更頻繁地充電和放電。這適用于模擬輸入路徑和基準輸入路徑，ADC將這種電壓變化視為與采樣速率相關的失調和增益誤差。

但是，啟用預充電緩沖器后，絕對電流和絕對壓降一開始就要小得多，因此隨著ADC采樣速率的變化，電壓變化也會小得多。在終端系統中，這意味著隨著采樣速率的調整，無需重新校準系統失調和增益誤差，并且失調和增益誤差對ADC采樣速率的變化不太敏感。

成本效益

易于使用的功能的主要好處之一是與總擁有成本有關。設計和性能優勢的不同方面可能會降低開發成本和運營成本。

更簡單的設計意味著更少的設計工作量和更快的第一個原型時間。

更簡單的設計意味著在原型設計中第一次成功的機會更大。

更易于驅動的特性可能允許使用較低的帶寬，從而使用成本較低的放大器。

失調和增益優勢可以減少工廠的校準。

性能改進可以減少現場或按需校準，從而減少停機時間和/或提高吞吐量。

使用AD7768-1的真實示例

表2顯示了AN-1384應用筆記中的一些測量數據，可幫助設計人員選擇合適的放大器來驅動AD7768-1 ADC。表中的示例表明，在某些放大器上啟用預充電功能時，可能會有顯著的改進。THD改善的原因主要是由于前面提到的ADC減輕驅動電路負擔的影響。例如，當預充電緩沖器啟用時，使用ADA4945-1放大器的配置可使THD降低4 dB。同樣，ADA4807-2電路的THD也可以提高18 dB。這些示例表明，當與ADI許多最新ADC中提供的易于驅動的特性結合使用時，能夠自行實現合理性能的放大器可以實現總體性能水平。

放大器	預充電緩沖器	信噪比 （分貝）	總諧波失真 （分貝）	辛納德 （分貝）
ADA4940-1	禁用	105.4	–114.5	105.0
ADA4940-1	啟用	105.2	–120.4	105.1
ADA4807-2	禁用	105.1	–105.7	102.6
ADA4945-1	禁用	105.9	–116.6	105.6
ADA4896-2	禁用	106.7	–118.0	106.5
ADA4807-2	啟用	104.9	–123.7	104.8
ADA4945-1	啟用	106.0	–120.7	105.8
ADA4896-2	啟用	105.5	–130	106.4

結論

設計一個電路來驅動無緩沖ADC并非易事，由于轉換器的反沖和帶寬要求，需要適當的方法和權衡考慮。很多時候，所需的電路將根據THD、SNR和功耗來定義整體系統性能。

采用SAR和Σ-Δ技術的最新ADI精密轉換器集成了一組特性，可最大限度地降低轉換器輸入電流。這最大限度地減少了反沖，大大減少和簡化了外部電路，實現了以前無法實現的規格數量。這使得SAR和Σ-Δ技術更易于使用，減少了工程時間，并提高了系統規格。

審核編輯：郭婷