面對快速發展的威脅，國防部可以尋求基于 COTS 的快速原型設計，實現經濟高效的高性能數字信號處理系統，以滿足情報、監視和偵察 （ISR） 操作的嚴格尺寸、重量和功率 （SWaP） 限制和任務目標。

現代戰爭迫使美國軍方迅速適應快速演變的不對稱威脅，以保持美國軍方的戰術態勢感知能力。然而，傳統上對由專用集成電路 （ASIC） 和專用標準產品 （ASSP） 組成的定制煙囪式數字信號處理 （DSP） 系統實現的依賴限制了美國軍事情報、監視和偵察 （ISR） 操作的敏捷性。

為了應對這些限制和不穩定的威脅，美國國防部正在越來越多地資助ISR快速反應能力（QRC）。然而，這種新的采購模式要求戰術ISR系統開發人員快速制作具有成本效益的高性能DSP系統原型，同時滿足嚴格的尺寸、重量和功率（SWaP）計劃要求。為了滿足這些需求，一種新穎的快速原型設計方法利用COTS硬件/軟件信號處理技術和成本建模來縮小數據收集/分析差距，挫敗傳統ISR設計方法的局限性，減少開發時間和費用，同時滿足具有挑戰性的ISR任務要求。

縮小ISR任務情景中的收集-分析差距

在過去幾年中，對ISR能力的需求增加導致數據收集能力呈指數級增長，并將在可預見的將來繼續這樣做。然而，ISR 數據處理、利用和傳播 （PED） 流程在同一時期僅線性改進，在收集和分析能力之間留下了關鍵的差距。為了縮小收集與分析的差距，國防部需要基于DSP的高性能ISR系統，該系統能夠自動、實時地處理大量數據，并將可操作的情報直接傳播給戰場上的作戰人員。

實時、自動化 PED 等高端 ISR 應用突破了最先進的 COTS DSP 技術的極限。吞吐量要求可能超過數十 tera 操作/秒。新的眾核圖形處理單元（GPU）和通用處理器（GPP）架構在理論上似乎能夠滿足這種高端性能要求。然而，開發并行軟件算法以充分利用多核架構峰值性能的一小部分是一項極其艱巨的任務。

在嚴格的SWaP約束下滿足如此極端性能要求的具有成本效益的系統實現的快速原型設計是一項艱巨的任務。在前端設計過程中進行詳細的權衡分析和廣泛的架構探索對于實現這一目標至關重要。表 1 顯示了眾核 GPU、多核/眾核 GPP、多核 DSP 和現場可編程門陣列 （FPGA） 技術在處理器專用軟件工具可用性、處理器峰值吞吐量和能效方面的比較。特定于處理器的軟件開發工具的成熟度對系統開發工作、成本和進度有重大影響。系統開發人員必須在軟件工具支持的成熟度與硬件性能和能效之間做出最佳權衡，以滿足高端 ISR 應用要求。

表 1：系統開發人員必須在軟件工具支持的成熟度與硬件性能和能效之間做出最佳權衡，以滿足高端 ISR 應用要求。

傳統 ISR 設計方法的局限性

當今的大多數ISR系統都遵循“瀑布式”開發方法，該方法規定了順序過程。目前高性能ISR系統的瀑布式設計流程施加了許多限制，包括：

有限的建筑探索

漫長的原型制作時間

設計成本高

缺乏系統的硬件/軟件重用

循環硬件制造和測試

大多數設計自動化活動都專注于利用工具支持進行詳細的系統行為設計，而不是早期架構設計，其中大部分系統成本都已投入。目前的工業實踐主要依靠設計人員的經驗來選擇系統架構和分配算法功能。此外，對于完全定制的ISR系統，硬件和軟件子系統直到硬件制造后才會集成，這使得設計錯誤的成本非常高昂。

接地氣的創新：基于 COTS 的快速原型設計

ISR 系統開發成本超支和進度延遲頻率的增加迫使國防部采購社區推出許多計劃，鼓勵承包商社區更好地利用 COTS DSP 硬件板和系統組件。

然而，在基于COTS硬件的系統中，軟件開發的時間和成本可以主導進度和預算?；跉v史項目數據的參數化研究表明，如果處理器和內存資源的松弛幅度限制太大，設計和測試嵌入式軟件尤其困難。嚴重的資源限制可能會阻止嵌入式軟件開發人員利用高級編程工具，從而需要與硬件和/或操作系統直接交互以優化代碼以滿足系統要求。

一個在業界引起關注的創新解決方案是快速原型設計方法，該方法利用 COTS 硬件/軟件信號處理技術和成本建模的使用，顯著降低 ISR 系統的總成本和開發時間。這種方法利用了基于 COTS 庫的優化框架，該框架包括吞吐量、硬件/軟件開發成本以及進度、采購成本和 SWaP 之間的權衡。這種快速原型設計方法可在前端設計過程中最大限度地探索系統架構。由此產生的解決方案是經濟高效的DSP嵌入式系統，利用眾核GPU、多/眾核GPP、多核DSP和/或FPGA技術的靈活性，同時滿足任務目標規定的嚴格SWaP約束。

圖1所示為基于COTSP的快速DSP系統原型設計方法。該過程首先使用信號處理庫和集成的圖形用戶界面（GUI）工具包（如MATLAB中提供的工具包）將書面系統需求轉換為可執行的需求和規范?？蓤绦械囊蠛鸵幏稙榭蛻籼峁┝艘粋€早期的原型，以驗證原始要求并消除歧義。這種反饋允許盡早收到任何需求變更，這對于最大限度地降低需求蔓延的高成本至關重要，這是軟件項目中最常見的風險之一。

圖 1：基于COTS的快速原型設計方法優先考慮應用需求和成本建模，這對于最大限度地降低需求蔓延的高成本至關重要。

在驗證系統要求、系統級成本參數、應用要求和性能統計信息后，這些組件為架構選擇和分區優化過程提供依據。系統開發人員可以使用參數化成本模型（如 COCOMO II）來驅動架構權衡分析，從而生成硬件/軟件架構候選方案，從而最大限度地降低總系統成本和開發時間。成本參數包括：軟件成本驅動因素屬性（大小、產品、平臺、人員和項目）、COTS 硬件采購成本、產品部署期限、進度約束以及人工成本和約束。應用程序要求包括 SWaP、環境、優先級和實時約束，以及功能、內存和通信要求。性能統計數據包括在重用庫中包含的 DSP 處理器板（例如，眾核 GPU、多核/眾核 GPP、多核 DSP、FPGA）上執行的 DSP 基元（例如，快速傅里葉變換）的基準時間測量值。

然后，系統開發人員可以使用動態性能建模工具（如 Simulink）模擬生成的架構候選項，以驗證架構是否滿足系統級要求。在性能建模之后，系統架構師將通信開銷參數（如通信排隊延遲和瓶頸）反饋到體系結構選擇階段進行優化。該方法使用更新的模型參數生成新的架構候選項，并重復該過程，直到架構滿足性能要求，并且在連續迭代之間不再發生變化。

經過優化的硬件/軟件架構候選者將進入詳細的架構設計階段，以進行詳細的軟件和/或固件設計，硬件/軟件接口設計和COTS采購。根據所選的 COTS DSP 硬件平臺和架構，DSP 軟件和/或固件設計過程在很大程度上利用了以前項目中開發的可重用庫。評估、選擇、同化和修改可重用組件的成本也必須降至最低，以顯著降低軟件開發費用和時間。系統設計人員可以改進候選架構的性能模型和可執行信號處理算法規范，以允許自動將代碼生成為C編程語言或硬件描述語言。為了能夠使用自動代碼生成工具，目標DSP板架構必須有足夠的硬件資源松弛裕量和高級軟件工具支持。

系統的高級虛擬原型使系統設計人員能夠在設計過程的早期發現硬件/軟件集成錯誤。這種方法允許在昂貴的硬件封裝組裝和現場測試之前識別和糾正低級性能限制。

快速原型設計幫助 ISR 系統跟上步伐

ISR系統的傳統DSP實現已無法再跟上現代戰爭的步伐。系統開發人員需要一種快速原型設計方法，利用 COTS 硬件/軟件信號處理技術和成本建模的使用，從而顯著降低 ISR 系統的總成本和開發時間。艾維希斯科技的實時智能分析方法充分利用了這種基于 COTS 的快速原型設計方法。前端設計過程通過結合軟件成本和開發時間模型實現自動化。設計優化過程將開發時間和成本減少了四倍。基于IvySys COTS的快速原型設計方法使國防部和情報界能夠快速適應快速發展的不對稱威脅，從而保持美國的戰術態勢感知能力。

審核編輯：郭婷