HDLBits: 在線學習 SystemVerilog（三）-Problem 10-14

HDLBits 是一組小型電路設計習題集，使用 Verilog/SystemVerilog 硬件描述語言 (HDL) 練習數字硬件設計~

網址如下：

https://hdlbits.01xz.net/

關于HDLBits的Verilog實現可以查看下面專欄：

https://www.zhihu.com/column/c_1131528588117385216

縮略詞索引：

SV:SystemVerilog

向量

從這個題目到后面八道題目左右是關于向量的，所以我們先回顧一下向量。

SystemVerilog有兩種類型的數組：壓縮數組和非壓縮數組。壓縮數組是連續存儲的位的集合，通常稱為向量。非壓縮數組是網絡或變量的集合。

集合中的每個網絡或變量稱為數組元素。未壓縮數組的每個元素的類型、數據類型和向量大小都完全相同。每個未壓縮的數組元素可以獨立于其他元素存儲；這些元素不需要連續存儲。軟件工具，如仿真器和綜合編譯器，可以以工具認為最佳的任何形式組織未壓縮數組的存儲。

未壓縮數組的基本聲明語法為：

數組的維度定義了數組可以存儲的元素總數。未壓縮的數組可以用任意數量的維度聲明，每個維度存儲指定數量的元素。聲明數組維度有兩種編碼樣式：顯式地址和數組大小。

顯式地址樣式指定方括號之間數組維度的起始地址和結束地址，格式為：

Start_address 和 end_address可以是任何整數值，數組可以以地址0、地址512或被建模硬件所需的任何地址開始。起始地址和結束地址之間的范圍表示數組維度的大小（元素數）。

數組大小樣式定義要存儲在方括號中的元素數（類似于C語言數組聲明樣式）。

[size]

使用array_size樣式，起始地址始終為0，結束地址始終為size-1

以下是一些未壓縮的數組聲明示例：

前面的mem聲明是16位logic變量的一維數組。一維陣列有時被稱為內存陣列，因為它通常用于仿真硬件內存設備（如RAM和ROM）的存儲。

訪問數組元素

可以使用數組索引引用未壓縮數組的每個元素，索引緊跟在數組名稱之后，并且位于方括號中，多維數組需要多組方括號才能從數組中選擇單個元素：

數組索引也可以是網絡或變量的值，如下一個示例所示：

復制數組（陣列）

如果兩個數組（陣列）具有相同的布局，則可以使用賦值語句將一個未壓縮的數組（陣列）復制到另一個未壓縮的數組（陣列）。也就是說，這兩個數組（陣列）必須存儲相同向量大小的相同數據類型，必須具有相同的維度數，并且每個維度的大小都相同-

數組（陣列）復制會將源數組（賦值的右側）的每個元素復制到目標數組（陣列）（賦值的左側）中相應的元素。兩個數組（陣列）的索引編號不需要相同。數組（陣列）的布局和類型必須完全匹配。

與復制數組（陣列）的方式類似，如果兩個切片的布局相同，則可以將數組（陣列）的一部分（稱為數組（陣列）切片）復制到另一個數組（陣列）的切片。切片是數組（陣列）一維內的一個或多個連續編號的元素。

在成為SystemVerilog之前，最初的Verilog語言將對數組（陣列）的訪問限制為一次只能訪問數組中的一個元素。不允許對數組（陣列）的多個元素進行數組（陣列）復制和讀/寫操作。

數組列表賦值

可以為未壓縮的數組或數組的一個片段分配一個值列表，這些值包含在每個數組維度的’{and}大括號之間。

列表語法類似于在C中為數組指定值列表，但在大括號前添加了撇號使用’-“作為開頭分隔符”表明，所包含的值是表達式列表，而不是SystemVerilog連接運算符（后面會詳細介紹）。

還可以使用嵌套列表為多維數組分配值列表。嵌套的列表集必須與數組的維度完全匹配。

此數組分配相當于以下各項的單獨分配：

通過指定默認值，可以為未壓縮數組的所有元素指定相同的值。默認值是使用

指定的，如以下代碼段所示：

數組元素的位選擇和部分選擇

可以從數組元素向量中選擇一位或一組位。必須首先選擇數組的單個元素，然后進行位選擇或部分選擇。

通過端口將數組傳遞給任務和函數。任何類型和任意數量的未壓縮數組都可以通過模塊端口傳遞，也可以傳遞到任務和函數參數。端口或任務/函數形式參數也必須聲明為數組，端口或參數數組必須與要傳遞的數組具有相同的布局（與數組復制的規則相同）。

最初的Verilog語言只允許簡單的向量通過模塊端口，或傳遞到任務或函數參數。要傳遞上述示例中表數組的值，需要256個端口，數組的每個元素一個端口。

Problem 10-Vector0

題目說明

構造一個電路，擁有 1 個 3 bit 位寬的輸入端口，4 個輸出端口。其中一個輸出端口直接輸出輸入的向量，剩下 3 個輸出端口分別各自輸出 3 bit 中的 1 bit。

圖片來自 HDLBits

這個題目的核心就是上面的圖片，模塊和端口已經被定義好了，黑色的框圖以及箭頭代表模塊和端口。我們需要做的工作是完成圖中綠色的部分，其中箭頭上的小斜杠旁邊的數字代表該向量（總線）的位寬，用于將向量同 wire 信號區別開來。

模塊端口聲明

moduletop_module(
inputwire[2:0]vec,
outputwire[2:0]outv,
outputwireo2,
outputwireo1,
outputwireo0);

題目解析

這個題目重點是向量的選取和賦值，在文章最前面已經介紹過了，大家仔細看過應該很好理解。

moduletop_module(
inputlogic[2:0]vec,
outputlogic[2:0]outv,
outputlogico2,
outputlogico1,
outputlogico0
);

assignoutv=vec;
assigno0=vec[0];
assigno1=vec[1];
assigno2=vec[2];

endmodule

點擊Submit，等待一會就能看到下圖結果：

注意圖中的Ref是參考波形，Yours是你的代碼生成的波形，網站會對比這兩個波形，一旦這兩者不匹配，仿真結果會變紅（后面會展示）。

這一題就結束了。

Problem 11-Vector1

題目說明

16 位輸入信號分別輸出高 8 位和低 8 位。

模塊端口聲明

`default_nettypenone//Disableimplicitnets.Reducessometypesofbugs.
moduletop_module(
inputwire[15:0]in,
outputwire[7:0]out_hi,
outputwire[7:0]out_lo);

通過添加`default_nettype none 宏定義會關閉隱式聲明功能，那么這樣一來，使用未聲明的變量就會變成一個 Error 而不再只是 Warning。

題目解析

這道題難度不大主要是向量的選擇，但是要掌握的知識很多，這題前面由很多這方面的知識點，包括壓縮數組和非壓縮數組，隱式轉換等，建議大家在做題前仔細閱讀題目前的知識點。

也可以查看下面的文章：

https://zhuanlan.zhihu.com/p/57452966

`default_nettypenone//Disableimplicitnets.Reducessometypesofbugs.
moduletop_module(
inputwirelogic[15:0]in,
outputvarlogic[7:0]out_hi,
outputvarlogic[7:0]out_lo);

assignout_hi=in[15:8];
assignout_lo=in[7:0];
endmodule

點擊Submit，等待一會就能看到下圖結果：

注意圖中的Ref是參考波形，Yours是你的代碼生成的波形，網站會對比這兩個波形，一旦這兩者不匹配，仿真結果會變紅（后面會展示）。

這一題就結束了。

Problem 12-Vector2

題目說明

一個 32 位的向量可以看做由 4 個字節組成（bits[31:24],[23:16]，等等）。構建一個電路，將輸入向量的字節順序顛倒，也就是字節序大小端轉換。

如：

AaaaaaaaBbbbbbbbCcccccccDddddddd => DdddddddCcccccccBbbbbbbbAaaaaaaa

模塊端口聲明

moduletop_module(
input[31:0]in,
output[31:0]out);

題目解析

還是在聯系向量的提取和賦值。

moduletop_module(
inputlogic[31:0]in,
outputlogic[31:0]out
);


assignout[31:24]=in[7:0];
assignout[23:16]=in[15:8];
assignout[15:8]=in[23:16];
assignout[7:0]=in[31:24];

endmodule

點擊Submit，等待一會就能看到下圖結果：

注意圖中的Ref是參考波形，Yours是你的代碼生成的波形，網站會對比這兩個波形，一旦這兩者不匹配，仿真結果會變紅（后面會展示）。

這一題就結束了。

PS：下面的答案也是對的

assignout={in[7-:8],in[15-:8],in[23-:8],in[31-:8]};

可以自行查找知識學習上面的寫法。

Problem 13-Vectorgates

題目說明

a,b是兩個 3bit 寬的輸入變量，要求輸出 a,b 逐位或，a,b 邏輯或以及 a,b 按位取反的結果，其中 b 在高位。

圖片來自 HDLBits

問題的核心就是上面的圖片，模塊和端口已經被定義好了，黑色的框圖以及箭頭代表模塊和端口。我們需要做的工作是完成圖中綠色的部分。

模塊端口聲明

moduletop_module(
input[2:0]a,
input[2:0]b,
output[2:0]out_or_bitwise,
outputout_or_logical,
output[5:0]out_not
);

題目解析

這個題目還是挺繞的，難度不是很大，理解題目就能寫出來，這里除了上一個題目的向量提取和賦值以外，還由一個知識點-邏輯求反運算符（！）和按位反轉運算符（~）之間的區別~

之前簡單介紹了以下，這次就詳細介紹，后續就不展開說了。

應注意不要混淆邏輯求反運算符（！）以及按位反轉運算符（~）。求反運算符對其操作數執行真/假求值，并返回表示真、假或未知結果的1位值。按位反轉運算符對操作數的每一位（補碼）執行邏輯反轉，并返回與操作數相同位寬的值。

在某些操作中，這些操作的結果恰好相同，但在其他操作中，它們返回的值非常不同。當運算符與決策語句一起被錯誤使用時，這種差異可能導致錯誤代碼。考慮下面的例子：

前面代碼片段的最后兩行之所以不同，是因為這兩個運算符的工作方式不同——邏輯求反運算符（！）通過將兩位相加或相減，對2位選擇執行真/假計算，然后反轉1位結果，按位反轉運算符（~）只反轉2位選擇向量的每一位的值，并返回2位結果。if語句然后對2位向量進行真/假測試，該向量的計算結果為真，因為反轉后的值仍有一位設置為1。

最佳實踐指南5-1
使用按位反轉運算符反轉值的位，不要使用按位反轉運算符對邏輯求反運算符求反。相反，使用邏輯求反運算符來否定真/假測試的結果。不要使用邏輯求反運算符反轉值。

最佳實踐指南5-2
僅使用邏輯求反運算符求反來測試標量（1位）值，而不是對向量執行真/假測試。

如果向量的任何位為1，邏輯運算將返回true，這可能會導致在測試特定位時出現設計錯誤。計算向量值時，使用等式或關系運算符測試可接受的值。

moduletop_module(
inputlogic[2:0]a,
inputlogic[2:0]b,
outputlogic[2:0]out_or_bitwise,
outputlogicout_or_logical,
outputlogic[5:0]out_not
);
assignout_or_bitwise=a|b;
assignout_or_logical=a||b;
assignout_not={~b,~a};
endmodule

點擊Submit，等待一會就能看到下圖結果：

注意圖中的Ref是參考波形，Yours是你的代碼生成的波形，網站會對比這兩個波形，一旦這兩者不匹配，仿真結果會變紅（后面會展示）。

這一題就結束了。

Problem 14-Gates4

題目說明

分別構建一個 4 輸入與門，或門以及異或門。

模塊端口聲明

moduletop_module(
input[3:0]in,
outputout_and,
outputout_or,
outputout_xor
);

題目解析

這一題的關鍵是多輸入與、或以及異或門的實現，學過數電的化難度就不是很大了。

moduletop_module(
inputlogic[3:0]in,
outputlogicout_and,
outputlogicout_or,
outputlogicout_xor
);
assignout_and=&in;
assignout_or=|in;
assignout_xor=^in;

endmodule

或者

moduletop_module(
inputlogic[3:0]in,
outputlogicout_and,
outputlogicout_or,
outputlogicout_xor
);
assignout_and=in[0]&in[1]&in[2]&in[3];
assignout_or=in[0]|in[1]|in[2]|in[3];
assignout_xor=in[0]^in[1]^in[2]^in[3];;

endmodule