RISC-V 正受到整個半導體行業的關注。它提供了一個開源解決方案的誘惑，任何人都可以利用它來創建自己的 CPU 或自定義加速器。

當然，深入挖掘并出現挑戰。RISC-V 是新的，還沒有多年現場驗證經驗的好處。這意味著精心選擇和執行的 CPU 驗證策略至關重要。這也意味著“黃金參考模型”的可用性是必須保護的關鍵組件。如果沒有已知的良好參考，就不可能對驗證結果有信心。擁有自定義指令集模擬器 （ISS） 對成功至關重要。

CPU 設計和相關指令集架構 （ISA） 的正確驗證是 CPU 核心工程組必須解決的最具挑戰性的活動之一。與固定功能設計或模塊不同，CPU 是可編程的，旨在執行許多不同的任務。最終，它是由其 ISA 的廣度和深度以及程序員利用 ISA 的不同方式來定義的。即使使用超級計算機，考慮到指令、內存利用率、數據模式等的所有組合，實現對 CPU 的 100% 驗證也需要數千年的時間。

相反，CPU 驗證小組必須更聰明地工作，并專注于進行“足夠”的驗證以發現最有可能出現的問題。“足夠”的定義基于特定的 CPU 和 ISA 變化——例如廣泛的功能集與狹窄的集中集——以及可能是安全關鍵或通用的最終應用程序市場，例如。

大型處理器公司花費數年時間和數億美元為其特定處理器和指令集開發驗證流程和方法。他們從時間和經驗中受益，即便如此，多年來的顯著問題表明，針對每種可能的情況驗證 CPU 設計是多么困難。

在構建用于 CPU 驗證的方法、流程和工具集時，RISC-V 設計和驗證小組有很多選擇。例如，一些團體可能更喜歡基于經驗的 Accellera 通用驗證方法 （UVM） 標準，而另一些團體可能更喜歡 C。任何一種方法都是合適的。

同樣，在模擬平臺方面有多種選擇，通常根據經驗或已經使用的模擬平臺做出決定。較新的公司權衡投資于 EDA 行業的事實上的標準模擬器或開源模擬器（如 Verilator）的優缺點。雖然沒有任何答案適用于所有情況，但在前進之前就驗證環境達成一致是必須的。

該流程的另一個關鍵組成部分是所選 ISA 的 CPU 參考模型。可能很容易認為它可以在內部開發，這是一個固有的風險提議。開發 CPU 是一項艱巨的任務。最好尋找一個經過驗證的外部參考模型，即驗證 CPU 和 ISA 所依據的“黃金”標準。

裝備驗證流程

RISC-V 驗證流程應包含大量組件，以確保 RISC-V CPU 開發人員實現其驗證目標。（圖片：SmartDV）

有了這么長的標準列表，確定一個符合所有條件的驗證流程似乎是一項無望的任務。一個 RISC-V CPU 驗證平臺是一個完整的環境，用于嚴格驗證基于 RISC-V 的新 CPU 設計，專門為 RISC-V CPU 開發人員實現對其設計的全面驗證。它與 SystemVerilog/UVM 和基于 C 的流程以及所有行業標準的模擬器和 Verilator 兼容。支持所有 RISC-V ISA 的測試套件以及經過驗證的黃金參考模型。

RISC-V CPU 或定制加速器的商業驗證流程將為驗證組提供對其驗證結果的急需信心，并創造開放式協作和創新。