Q1

請教下各位，如果芯片尺寸很大，12寸wafer可能一片wafer只有300顆die。每顆成本很高，做可靠性測試的樣本數量能適當減少嗎？

A

可以的，特別昂貴的芯片，可以降低抽樣率。

Q2

請教群里大神，FT發現批量性OS超標，開蓋發現都是固定Pad位置ESD保護管燒傷，一般會是什么原因造成？

A

這種插指結構是典型的ESD clamp結構。這種電測后ESD電路damage的現象并不少見，但最終能找到root cause較少，主要是因為high current damage destroyed損壞了證據。FA盡量的找一些燒得比較輕微的FIB/top down delayer，如果運氣好的話也許能找到蛛絲馬跡。但我覺得也許可以同時做一些數據分析/DOE/ESD測試也許更有幫助。可以搞幾顆Die 快封后打打ESD看，是否可以復現，再確認一下改善哪些有可能ESD的地方，改善到什么程度。

Q3

請教個問題，有個產品做靜電測試。在外協方測試，vin和gnd過不了2000V，在我們自己實驗室，可以過3000V。除了靜電測試設備差異，還會是什么原因，可以造成結差異？

A

1.建議對比測試機臺類型。

2.建議對比采用測試標準，一般會誤導把系統級ESD和芯片級ESD混淆。

3.對比測試方法，一定要一比一的對比，很多時候VIN到GND自己ESD本身沒有問題，而且一些IO 管腳的ESD繞道電源到底打死VIN。

4.可以考慮外協機臺是否寄生電容導致結果不一致，驗證方法是讓外協采用Two pin的方式進行，減少寄生。

Q4

如果我們用TLP測試機再試試，看和hbm測試設備的結果對比，是否有意義？

A

個人感覺只能作為參考，兩者的波形不同，內部電路的寄生情況可能會降低參考價值吧。

Q5

請教大家：銀線WB不能做bHAST嗎？是否有業界規范？

A

銀焊線建議要做b-HAST考核。

Q6

據了解，工廠一般不會做，因為失效率較高，建議做的原因是什么？

A

帶電工作的情況下，Ag可能會發生電化學反應，出現Ag離子遷移情況。

Q7

想請教一下：

1.gate oxide layer如何形成缺陷？

2.如何預防解決gate oxide layer的缺陷，防止gate oxide擊穿？

3.都說導致空洞最大原因跟封裝廠貼片有關，那除了貼片原因外，還有什么情況也會導致空洞的發生？

A

有FN tunneling效應在，不可能存在所謂不會被擊穿的gate oxide，其它gate oxide相關的可以搜索下GOI/TDDB詞條。常見氧化層缺陷有污漬，局部變薄，針孔，氧空位等。取決于fab長膜工藝及機臺穩定性。

Q8

咨詢大家一個問題：如果把CP pad放在劃片槽里面，會不會后續引起什么問題？但是這種CP pad還是要和內部電路相連接的，劃的時候會不會出什么可靠性問題，我的意思是為了省面積，把CP pad放在劃片槽，但是要和seal ring 里面的電路連接，或者把CP pad放在電路的上面有啥問題么？

A

CP pad不要放，PAD應該是最終被劃掉的，不會打線，但你如果用CP pad劃片等于上下打穿了，PAD和下面ESD電路短接，最終會不會對你整個芯片帶來影響。

Q9

那您的意思，放在劃片槽里的pad 就用頂層金屬做即可？另外需不需要把劃片槽做寬一點？可不可以做DFT目的的CP pad？

A

這種應該可以吧，我們以前見過是把燒fuse 用PAD放劃片槽，沒必要把劃片槽做寬，你PAD可以縮小的。

Q10

請問客戶在BGA周圍點膠了，現在用熱風槍吹不下來。請問有什么辦法可以解焊嗎？類似這樣的

A

點膠是無法解焊的，要取下封裝只能把板子用研磨的方法研磨去除，后續再針對錫球重新值球。

Q11

請教大家一個問題：請問一下對于模擬IC類以及功率器件類器件bHAST試驗怎么加電，是以最小功率讓其工作起來，還是給直流偏置？

A

bHAST加直流偏置電壓，這是封裝可靠性項目，不是產品設計考核項目。不必讓進入芯片工作模式。不能工作起來，防止發熱阻擋水汽進入。

Q12

請教一下 如果package reliability 測試前后只測試 open short會有什么風險，如果不測試function ？

A

有可能一些漏電的失效發現不到。

Q13

各位，請教個問題，對于雙向的IO pin，Latch up 測試的時候是作為INPUT PIN還是Out pin？

A

具體做輸入還是輸出要看當前配置的狀態是輸入還是輸出。

原文標題：季豐電子IC運營工程技術知乎 –22W10

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