Virtex UltraScale+部分芯片中集成了HBM（High Bandwidth Memory）。HBM的容量最小為8GB，最大可達(dá)16GB，極大地增強(qiáng)了存儲帶寬。

先從芯片結(jié)構(gòu)角度看，對比VU13P和VU37P，把VU13P的SLR0用HBM替換，同時在SLR1內(nèi)增加了32個HBM AXI接口（硬核），其余兩個SLR（SLR2和SLR3）保持不變，就構(gòu)成了VU37P。這樣VU37P其實(shí)就是3個SLR加上HBM構(gòu)成的SSI芯片。

從設(shè)計(jì)角度考慮，仍以VU37P為例。作為多die芯片，跨die路徑是設(shè)計(jì)性能的一個瓶頸。使用HBM時，如果跨die路徑是從SLR2到HBM，這意味著這條路徑穿過了SLR1和SLR0，也就是兩次跨die，因此，需要添加至少5級別流水寄存器以實(shí)現(xiàn)時序收斂，如下圖所示。

同時，Xilinx建議確保從SLR2到SLR0的HBM AXI接口路徑是垂直的，而不是對角交錯的，如下圖右側(cè)是推薦的路徑，而左側(cè)布局方式則容易導(dǎo)致布線擁塞。

由于HBM以及32個HBM AXI硬核接口都在SLR0內(nèi)，因此合理規(guī)劃SLR0的資源利用率可有效緩解布線擁塞。對于HBM AXI接口利用率較高的設(shè)計(jì)，應(yīng)盡可能減少與HBM無關(guān)邏輯的資源利用率，以保證HBM AXI能夠使用到最佳位置的邏輯資源。

此外，由于HBM AXI接口靠近I/O列，如下圖中藍(lán)色菱形標(biāo)記所示。因此，如果在SLR0使用MIG IP會增加時序收斂的難度，建議此時將MIG IP放置在SLR1或SLR2。這要在設(shè)計(jì)初期規(guī)劃好。

當(dāng)同時使用PCIE4C和HBM時，Xilinx建議使用距離HBM AXI接口最遠(yuǎn)的PCIE4C。

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