為56G/112G SerDes選擇XO/VCXO時鐘參考時的設計考量
Silicon Labs（亦稱“芯科科技”）近日推出“Clock Talk”時鐘線上系列研討會的第二場隨選即播中文演講主題“為56G/112GSerDes選擇XO/VCXO時鐘參考時的設計考量”，提供了中文及英文演說版本供用戶選擇。 為56G/112G SerDes選擇XO/VCXO時鐘參考時的設計考量
電信、無線基礎設施、光學模塊、廣播視頻、醫學成像和其他工業市場的下一代參考時鐘要求大量采用FPGA、ASIC和SoC，它們使用56G 或112G SerDes 來支持更高的數據速率和帶寬功能。SerDes 帶寬增加和相關參考時鐘的RMS 相位抖動要求之間存在直接的相關性。
隨著SerDes 速度的增加，參考時鐘所需的 RMS 相位抖動性能隨之減少。在本次網絡研討會上，我們概述最新一代FPGA、光學DSP、相干DSP 和網絡處理器的參考時鐘要求，并重點介紹Si54x Ultra Series XO 和 VCXO 產品家族的關鍵功能，這些功能可確保參考時鐘RMS 相位抖動性能保持在最大限度內；從而為系統設計者在其系統抖動預算中增加了更多馀欲。
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原文標題：Clock Talk中文隨選即播新單元上線－選擇XO/VCXO時鐘參考的設計考量
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