描述

在《Zynq UltraScale+ MPSoC 數據手冊》(DS925) 中，XAZU7EV-1Q 器件與 XAZU11EG-1Q 器件的最低量產軟件和速度規格已從 Vivado 工具 2019.1.1 v1.26 更新至 Vivado 工具 2020.1.1 v1.30。

汽車級 Zynq UltraScale+ 器件的速度文件參數在 2020.1.1 版中已更新，糾正了極端情況下的靜態時序問題。

更新包括糾正了 XAZU7EV-1Q 器件和 XAZU11EG-1Q 器件的互連延遲以及速度/溫度等級。

解決方案

對于 XAZU7EV-1Q 器件和 XAZU11EG-1Q 器件以及速度/溫度等級設計，請使用 Vivado Design Suite 2020.1.1 或更高版本。

對于使用 Vivado 工具 2019.1.1 - 2020.1 構建并已部署的 XAZU7EV-1Q 器件和 XAZU11EG-1Q 器件以及速度/溫度等級設計，賽靈思認為，根據賽靈思器件特性，在 Vivado 工具 2019.1.1 - 2020.1 中滿足時序約束的大部分設計都具有足夠的裕度以供在量產器件中正常運行。

您可通過以下方式使用 Vivado 工具 2020.1.1 或更高版本來評估時序問題對于您使用 Vivado 工具 2019.1.1 - 2020.1 所構建的設計產生的影響：在 Vivado 工具 2020.1.1 或更高版本中，對已完全實現的設計檢查點 (.dcp) 文件重新運行時序分析。

評估步驟：

如果您的比特流是使用 Vivado 工程模式生成的，則必須找到已完全實現的 .dcp 文件。

通常，已完全實現的 .dcp 文件應位于如下某一路徑中，具體取決于布線后是否已啟用 phys_opt_design。

project_myDesign.runs/impl_1/myDesign_routed.dcp

project_myDesign.runs/impl_1/myDesign_postroute_physopt.dcp

例如，如果已完全實現的 .dcp 文件為 myDesign_routed.dcp，則上述命令應如下所示：

#Open the final dcp for the finished design open_checkpoint project_myDesign.runs/impl_1/myDesign_routed.dcp #Report timing report_timing_summary -file myDesign_timing_summary_routed.rpt

如果出現時序違例，則必須在 Vivado 工具 2020.1.1 或更高版本中對設計進行重新編譯以達成時序收斂。

用戶可以重新運行 route_design 步驟，或者也可以重新運行完整的實現過程。

原文標題：面向 XAZU7EV-1Q 器件和 XAZU11EG-1Q 器件的 Vivado 2020.1.1 量產速度文件更新

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責任編輯：haq