OFweek垂直分層閘流體(Vertical Layered Thyristor;VLT)，是Kilopass研發(fā)出的新型內(nèi)存單元，能夠顯著降低動(dòng)態(tài)隨機(jī)存取內(nèi)存(DRAM)的成本和復(fù)雜性。這是一種靜態(tài)的內(nèi)存單元，無需刷新操作;兼容于現(xiàn)有晶圓廠的制造設(shè)備，也無需任何新的材料或工藝。

相較于一般的DRAM，VLT內(nèi)存數(shù)組能節(jié)約高達(dá)45%的成本;這是因?yàn)樗哂懈〉腣LT內(nèi)存單元，以及驅(qū)動(dòng)更長行與列的能力，使其得以大幅提升內(nèi)存數(shù)組效率。然而，想要發(fā)揮VLT的優(yōu)勢，就必須在依據(jù)產(chǎn)業(yè)標(biāo)準(zhǔn)發(fā)展的成熟DRAM市場展開設(shè)計(jì)與制造，才能確保兼容于不同供應(yīng)商的內(nèi)存產(chǎn)品。

目前，基于VLT技術(shù)的內(nèi)存已經(jīng)具備與現(xiàn)有“第四代低功耗雙倍數(shù)據(jù)速率”(LPDDR4)規(guī)格完全兼容的能力。VLT內(nèi)存組(bank)可以模擬傳統(tǒng)DRAM的bank，并兼容于其頻率;在設(shè)計(jì)VLT電路時(shí)，設(shè)計(jì)者可以選擇連接標(biāo)準(zhǔn)DDR控制器，或是成本較低的簡化版控制器。如果使用標(biāo)準(zhǔn)控制器，由于不需要刷新，VLT內(nèi)存將會(huì)忽略刷新序列。系統(tǒng)的其他部份則會(huì)將VLT DRAM視為通用DRAM，因而無需任何改變。

傳統(tǒng)DRAM內(nèi)存單元

為了顯示如何使用VLT內(nèi)存單元構(gòu)造LPDDR4內(nèi)存，首先回顧一下傳統(tǒng)DRAM以及LPDDR4的工作方式。熟悉DRAM者或許對(duì)其有所了解，但實(shí)際運(yùn)用上還是有些微差異，在此先定義一些準(zhǔn)則與術(shù)語以便于理解。

DRAM作業(yè)的許多方面取決于其電容儲(chǔ)存單元。首先，電容的漏電特性導(dǎo)致了刷新的必要性;其次，儲(chǔ)存單元的基本作業(yè)方式之一是讀取，它會(huì)影響如何組織內(nèi)存的其他方面。

圖1顯示電容儲(chǔ)存單元的原理圖，左右圖分別代表了讀取1和讀取0時(shí)。電路透過“電荷分配”(charge sharing)偵測內(nèi)存位值。位線(bitline)首先被預(yù)充電到一個(gè)在0和1之間的電壓值，然后透過打開讀數(shù)晶體管來選擇一個(gè)內(nèi)存單元，使電荷可以在位線與內(nèi)存單元間流動(dòng)。如果位線電壓高于內(nèi)存單元，那么負(fù)電荷就會(huì)從內(nèi)存單元流出到位在線;而如果位線的電壓低于內(nèi)存，那么負(fù)電荷就會(huì)從位線流進(jìn)內(nèi)存單元。

圖1：傳統(tǒng)電容式DRAM內(nèi)存單元的電荷分配原理 (圖中綠色箭頭所示為電流，與負(fù)電荷流動(dòng)的方向相反)

這種電荷轉(zhuǎn)移改變了位在線的電壓，透過感測與鎖存得到最終讀取數(shù)值。然而，在儲(chǔ)存電容中失去或取得的電荷，改變了節(jié)點(diǎn)上原有的電荷，這意味著讀取的過程是破壞性的。因此，在每一次讀取之后，都必須透過回寫操作恢復(fù)內(nèi)存單元中的電荷。

LPDDR4

LPDDR4標(biāo)準(zhǔn)是第四代雙倍數(shù)據(jù)速率(DDR) DRAM的低功耗版本標(biāo)準(zhǔn)，透過整體架構(gòu)定義了個(gè)別內(nèi)存芯片的高層級(jí)結(jié)構(gòu)，以及如何安排雙列直插式內(nèi)存模塊(DIMM)。

分析DRAM的方式一般有兩種：理論上，剖析其實(shí)體細(xì)節(jié);實(shí)際上，則著眼于其芯片數(shù)組特性。本文首先探討第一種邏輯觀點(diǎn)，因?yàn)樗械膶?shí)體布局都必須分解為相同的邏輯結(jié)構(gòu)，因而能夠從中了解傳統(tǒng)DRAM和LVT途徑如何實(shí)現(xiàn)邏輯功能。

LPDDR4內(nèi)存芯片擁有8Gb的儲(chǔ)存容量，通常由兩個(gè)4Gb的獨(dú)立通道共同組成。每信道擁有8個(gè)內(nèi)存組，每一內(nèi)存組包括32K儲(chǔ)存頁(page)，每頁有16K位，而使內(nèi)存組的總?cè)萘窟_(dá)到512Mb。

圖2：典型的DRAM架構(gòu)和層級(jí)

一個(gè)完整的LPDDR4內(nèi)存芯片包括兩個(gè)高層級(jí)單元：內(nèi)存數(shù)組和DDR接口。有些部份的操作會(huì)影響到內(nèi)存數(shù)組;另一部份則會(huì)影響接口。DDR接口可以同時(shí)與內(nèi)存數(shù)組以及外部系統(tǒng)進(jìn)行通訊。

圖3：LPDDR4的邏輯組織架構(gòu)，圖中將儲(chǔ)存數(shù)組和DDR接口分開。(箭頭代表一次讀取操作以及回寫)

圖3說明了這種關(guān)系，即DDR緩存器作為外部系統(tǒng)和內(nèi)存數(shù)組之間的主接口。而在讀取數(shù)據(jù)時(shí)，數(shù)組數(shù)據(jù)會(huì)先被加載DDR緩存器中;進(jìn)行寫入作業(yè)時(shí)，所需的數(shù)據(jù)會(huì)先從外部寫入緩存器中。

由于讀取傳統(tǒng)DRAM數(shù)組內(nèi)容可能破壞原有數(shù)據(jù)，每一次讀取后都必須進(jìn)行回寫作業(yè)，以恢復(fù)原有值。在進(jìn)行讀取后，DDR緩存器的內(nèi)容被復(fù)制到“隱藏緩存器”(Shadow Register)中。當(dāng)外部系統(tǒng)讀取DDR緩存器中的數(shù)據(jù)時(shí)，隱藏緩存器負(fù)責(zé)將數(shù)據(jù)回寫到所選頁，以恢復(fù)原有數(shù)值。同樣地，當(dāng)寫入數(shù)據(jù)時(shí)，DDR緩存器的數(shù)據(jù)會(huì)被傳輸?shù)诫[藏緩存器中等待寫入;而在執(zhí)行寫入作業(yè)時(shí)，DDR緩存器就可以加載新的數(shù)據(jù)。

讀取內(nèi)存分頁數(shù)據(jù)涉及一連串的活動(dòng)，類似于兩個(gè)巢式的軟件DO回路(Do loop)。每一分頁內(nèi)存被分成由許多256字節(jié)成、成批(burst)讀取的內(nèi)存群組，因此，一組16K位分頁就有64個(gè)burst內(nèi)存群組，依序讀取完整的內(nèi)存頁，這類似于外部DO回路。

圖4：內(nèi)存分頁由分批依序讀取的內(nèi)存群組構(gòu)成;每一批burst群組均依據(jù)16個(gè)連續(xù)的16位傳送到I/O。

每個(gè)突發(fā)傳輸組被加載256位的DDR緩存器中，該緩存器被分為16個(gè)16位字，并依序讀取其內(nèi)容，為每一個(gè)頻率邊緣提供每一個(gè)16位字。這種操作方式則如同內(nèi)部DO回路。

每一行的地址(RAS)負(fù)責(zé)選擇分頁。同時(shí)，每一列的地址(CAS)選擇突發(fā)傳輸組，并設(shè)置從DDR緩存器中開始讀取的字符，因而不必從DDR緩存器的左側(cè)開始讀取。

值得注意的是，在隱藏緩存器執(zhí)行回寫、讀取或?qū)懭隓DR緩存器中原先加載數(shù)據(jù)的同時(shí)，DDR緩存器已經(jīng)開始從儲(chǔ)存數(shù)組中讀取數(shù)據(jù)或從外部加載所寫數(shù)據(jù)了。