半導(dǎo)體存儲器已經(jīng)得到了廣泛的應(yīng)用，其中DRAM和SRAM是兩種常見形態(tài)的存儲器。DRAM的特點(diǎn)是需要定時(shí)刷新，才可以保存數(shù)據(jù)，SRAM只要存入數(shù)據(jù)了，不刷新也不會丟掉數(shù)據(jù)。DRAM和SRAM各有各的優(yōu)勢及不足，本文探討的DRAM和NAND當(dāng)前面臨的技術(shù)挑戰(zhàn)及發(fā)展前景。

DRAM技術(shù)的發(fā)展和面臨的挑戰(zhàn)

DRAM技術(shù)是從早期的隨機(jī)存取存儲器技術(shù)演變而來，RAM內(nèi)存在讀/寫操作期間臨時(shí)保留內(nèi)存狀態(tài)，每次關(guān)閉計(jì)算機(jī)時(shí)都會擦除內(nèi)存。RAM最初使用復(fù)雜的電線和磁鐵系統(tǒng)，體積龐大且耗電。DRAM只能將數(shù)據(jù)保持很短的時(shí)間，它是需要定時(shí)刷新存數(shù)據(jù)的。對于DRAM而言，從制作方面，它比SRAM更復(fù)雜。DRAM芯片有很多種，常見的有FPRAM、FastPage、SGRAM、WRAM和EDORAM、DDR RAM、RDRAM等，DDR RAM作為應(yīng)用很廣的一種，有著很好的性能，DDR SDRAM，是目前電腦中用得最多的內(nèi)存，是性價(jià)比最高的存儲之一，在高端顯卡上，通常配置高速 DDR RAM來提高帶寬。

當(dāng)今DRAM技術(shù)的復(fù)雜性是由許多影響CPU的相同開發(fā)挑戰(zhàn)所驅(qū)動的，包括多重圖案、鄰近效應(yīng)和存儲節(jié)點(diǎn)泄漏問題等。DRAM開發(fā)需要精確的建模來預(yù)測和優(yōu)化這種影響并避免良率問題。如位線心軸間隔和掩膜偏移的挑戰(zhàn)對于確定BL到有效區(qū)域的接觸面積可能至關(guān)重要，如果不加以解決可能導(dǎo)致不良的良率。

僅使用晶片實(shí)驗(yàn)就很難識別和關(guān)聯(lián)導(dǎo)致晶片級故障的特定工藝參數(shù)。在工藝變化研究過程中制造測試晶圓，并測量晶圓上的最終接觸面積是費(fèi)時(shí)又費(fèi)錢的，使用高級過程建模技術(shù)可以避免這種時(shí)間和費(fèi)用。

如何提高DRAM的制作良率，通過同時(shí)建模BL隔離層厚度變化和BL掩模偏移，可以基于實(shí)驗(yàn)設(shè)計(jì)統(tǒng)計(jì)變化研究來確定最小接觸面積。這種工藝變化功能，再加上內(nèi)置的結(jié)構(gòu)搜索和 DRC功能，可以識別出芯片上的最小觸點(diǎn)位置區(qū)域。掃描儀3d是一個(gè)可以執(zhí)行這些類型的研究的過程建模平臺。使用SEMulator3D，我們可以執(zhí)行工藝變化研究，以研究BL型芯間隔物厚度和掩模偏移的潛在問題。圖1（a）顯示了使用SEMulator3D檢查BL隔離層厚度和掩膜偏移對BL / AA接觸面積的影響的示例。圖1（b）標(biāo)識了最小接觸面積的片上位置。

圖1：（a）BL / AA接觸面積與BL隔離層厚度和掩膜偏移的關(guān)系，（b）說明了所需的最小接觸面積。

DRAM工藝開發(fā)中的另一個(gè)工藝問題存儲節(jié)點(diǎn)接觸點(diǎn)鄰近相鄰的活動區(qū)域，因?yàn)檫^度的鄰近會導(dǎo)致設(shè)備短路。追蹤這些潛在短路的根本原因很困難，但是它們可能會導(dǎo)致災(zāi)難性的可靠性，并在開發(fā)周期的后期出現(xiàn)成品率問題。在引出之前，準(zhǔn)確地建模和識別在不同z位置的電容器觸點(diǎn)和AA之間的最小間隙，可以幫助減輕這些未來的可靠性和成品率問題。

圖2說明了在過程建模期間發(fā)現(xiàn)的BL到AA接觸區(qū)域，并突出顯示了需要通過過程或設(shè)計(jì)更改解決的最小間隙位置。這兩個(gè)示例說明了處理步驟之間的復(fù)雜交互以及由此產(chǎn)生的對DRAM可靠性和良率的影響，

圖2：虛擬晶圓制造工藝模型（SEMulator3D），顯示了存儲節(jié)點(diǎn)觸點(diǎn)和AA之間的潛在短路。

閃存發(fā)明于1984年，能夠多次擦除和重新編程。它用于消費(fèi)類設(shè)備，企業(yè)系統(tǒng)和工業(yè)應(yīng)用中的存儲和數(shù)據(jù)傳輸。不管配備閃存的設(shè)備是打開還是關(guān)閉電源，閃存都可以長時(shí)間保留數(shù)據(jù)。閃存現(xiàn)已從2D技術(shù)轉(zhuǎn)變?yōu)?D技術(shù)（3D NAND），從而提高了存儲密度。

單層3D NAND結(jié)構(gòu)的蝕刻非常復(fù)雜，因?yàn)楸仨氁越惶娴囊唤M材料蝕刻非常高的縱橫比的孔。另外，在蝕刻過程中必須避免孔的彎曲和傾斜。另外需要創(chuàng)建“狹縫”蝕刻以分離相鄰的存儲單元。3D NAND結(jié)構(gòu)增加了形成字線（WL）觸點(diǎn)所需的“階梯”蝕刻的復(fù)雜性。完整的3D NAND陣列（以SEMulator3D建模）如圖3所示。它說明了最新的3D NAND存儲器設(shè)計(jì)的結(jié)構(gòu)復(fù)雜性-這是一個(gè)簡單的單層結(jié)構(gòu)。

圖3：以SEMulator3D建模的單層3D NAND存儲單元。

在從2D到3D閃存結(jié)構(gòu)的過渡過程中，由于3D結(jié)構(gòu)需要多層柱蝕刻操作，因此過程復(fù)雜性急劇增加。現(xiàn)在，大多數(shù)3D NAND存儲器堆棧的高度為兩層，這增加了頂層到底層未對準(zhǔn)的額外擔(dān)憂。多層3D NAND柱蝕刻的問題和關(guān)注點(diǎn)如圖4所示。

圖4：SEMulator3D輸出說明了層未對準(zhǔn)和導(dǎo)致的柱蝕刻偏移的問題。

在此圖中，我們顯示了一個(gè)層未對準(zhǔn)以及導(dǎo)致的柱蝕刻偏移的示例。這種類型的未對準(zhǔn)可能是由工藝可變性引起的，必須將其納入任何3D NAND工藝開發(fā)項(xiàng)目中。從該示例可以看出，層到層對齊在創(chuàng)建強(qiáng)大的多層3D NAND存儲單元中起著至關(guān)重要的作用。與我們的DRAM示例類似，DoE統(tǒng)計(jì)差異研究可以在SEMulator3D中運(yùn)行，該模型可以對3D NAND多層對準(zhǔn)誤差建模，并可以采取糾正措施，而無需花費(fèi)時(shí)間和金錢來進(jìn)行基于晶片的測試。