DDR4 協議標準中規定了幾種 DRAM 顆粒的容量規格，這些規格包含哪些方面？本文將討論這個話題。 ?

DRAM 容量規格

DDR4 （下文可能混合使用 DDR4/DDR/DRAM, 皆為同義）顆粒在容量上有四種規格，分別為 2Gb、4Gb、8Gb 以及 16Gb。 ?

DRAM 顆粒的容量 = 地址數量 x 位寬

每種顆粒容量規格，提供了 3 種地址數量和位寬的組合，以 2Gb 顆粒為例: ?

? ? 提供多種組合目的是為了提供靈活的配置方案。因為一個嵌入式系統的 DRAM 位寬一般為 32 或者 64 比特（在 PC 上有更大的位寬），需要拼接多片 DDR4 顆粒才能提供這么多比特，那么使用不同位寬的 DDR 顆粒就會有不同拼接方案。 ? 以 32 比特位寬，嵌入式系統為例，使用不同位寬的 2Gb 顆粒，有以下幾種組合： ?

? ? 一般系統位寬的需求是固定的，而顆粒容量和位寬是一對可調整的參數，提供不同的系統容量，仍以 32 比特系統 DRAM 位寬為例： ?

? 上表中的數量指的是系統的 DDR 顆粒總數量。有點與直觀感覺違背的事實是，采用的位寬更大的顆粒，系統的總容量更低。 ? 這是因為相同容量的顆粒，位寬越大，地址數量也就越少，所以系統位寬固定時，決定系統容量的是顆粒的地址數量： ? 系統容量 = 地址數量 x 系統位寬

接下來我們來看顆粒的地址數量以及其尋址方式。我們知道 DDR4 的尋址由 COL _- ROW_* - BANK- BANKGROUP 組成（單個 RANK 時）。 ?

*COL, column, 指 DRAM 內部存儲陣列中的列?? **ROW, row , 指 DRAM 內部存儲陣列中的行

顆粒的列數量是固定的 1024 列，而行、Bank(BA)、Bank Group (BG) 數量在不同位寬時則是不同的。 ?

? 地址所屬的行、列、BA 以及 BG 的尋址是通過對應的地址線尋址得到，所以不同位寬的顆粒地址線的數目也不同。 ?

? ? 由于行列地址線是分時復用的，以 x4 位寬為例，行列共享 A0-A14 地址線中的 A0-A9，所以 x4 位寬總地址數量為 15 (A) + 2 (BA) + 2 (BG) = 19。 ? 這里我們看到使用小位寬顆粒雖然能夠拼接更多顆粒，提供更大的系統容量，但是所需要的地址線較 x8 和 x16 的顆粒也更多。這是更大系統容量的代價，或者說是系統容量與地址線數量的折中考量（ trade-off）。 ?

? ? 下面幾張圖都摘自 DDR4 協議 2.8 節，列出了 DDR4 支持的四種容量顆粒的屬性，從中我們可以發現幾點： ?

地址線最多的是 16Gb 容量的 x4 顆粒，使用 A0-A17 地址線。需要注意的是所有 PHY 都會有 A0-A16 （因為 RAS\_n 復用為 A16），但有些 PHY 可能不支持 A17。

所有顆粒每個 Bank Group 都有 4 個 Bank

但是，x16 顆粒只支持 2 個 Bank Group，而其他顆粒支持 4 個

x4 顆粒的地址線最多，而 x8 和 x16 顆粒的地址線數目相同，比 x4 少 1。x8 和 x16 的選址數目差異體現在 x16 的 Bank Group 少一半

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? ? 另外值得一提的是頁大小（Page size），等于一行中的數據數量，直觀來說頁大小與位寬直接相關。 ? Page size = 位寬 x 列數量 = 位寬 x 1K ? 對于 x4 顆粒，頁大小 = 4b x 1k = 4kb = 512B ? 順序讀取同頁數據時，每次讀取之間是基本無需等待的。而非同頁數據之間，則需要按照協議要求，在兩次讀取之間增加延遲。舉例而言， x16 顆粒上可以無延遲順序讀取 2KB 數據，但是如果是一個 x8 顆粒，則需要在讀取完 1KB 數據后，關閉當前行并且打開下一行，才能讀取后 1KB 數據，需要增加的延遲大約在幾十個時鐘周期量級。 ? 最后，我們在前文中使用 4b x 512M 來描述一個 x4 顆粒，這是從顆粒位寬 x 地址數量的角度出發。協議中的稱呼為 512Mb x 4，個人覺得兩種稱呼都可使用吧，筆者自己平時也沒特別在意。 ? DDP 顆粒

最后討論一種容量比較特別的顆粒，也是最近工作中遇到的。事情是這樣的，客戶提問說 SoC 能不能支持一種 4GB 的 DDR4 顆粒。閱讀完本文的讀者知道，DDR4 最大只有 16Gb（2GB）的顆粒，哪來的單顆 4GB 顆粒？ ? 看了客戶發來的顆粒 spec （是三星的顆粒）才知道，客戶想使用的是一種特殊封裝的顆粒，DDP（Dual Die Package），在協議的 2.9 節有簡略的介紹。 DDP 顆粒顧名思義就是將兩個 x8 Die 封裝在一起，這樣最大能夠提供單顆 32Gb （2 x8 16Gb）的容量。 ? 兩個 Die 的連接方式如下圖所示，它們的 CA 在封裝內被堆疊（或者焊接）到一起，往封裝外引出各自的 DQ 和 DQS 引腳。 ?

? 協議中提到，除了具體產品手冊的特殊注明外，DDP 顆粒的特性以及時序和普通的 x8 顆粒相同。 ? DDP 的好處是可以節省 PCB 的空間和布局布線時的難度，另外，因為兩個 Die 之間的 CA 信號延遲會非常小，筆者覺得或許可以跳過兩個 Die 之間的 write leveling 訓練。 ? DDP 的劣勢就顯然易見，或許因為額外的封裝成本，價格會相對更高，自然用戶就會比較少，用戶越少，價格也就越昂貴，供貨越得不到保證，半導體行業典型的惡性循環就出現了。基于這些考慮，我們的客戶后來也放棄了這個想法。：） ?

DRAM 容量與其配置選擇文檔

筆者在工作中整理了一份 DRAM 容量和其容量配置選擇的文檔，可以從以下鏈接獲取。 ? （臨時放在這個 PCIe 的倉庫下面） ? 內容包括 DDR4 顆粒容量一覽表以及不同配置方案一覽表，大致的內容貼在下圖中。 ?

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編輯：黃飛

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