基于ADC和FPGA脈沖信號(hào)測(cè)量的設(shè)計(jì)方案

　0引言

　　測(cè)頻和測(cè)脈寬現(xiàn)在有多種方法。通常基于MCU的信號(hào)參數(shù)測(cè)量，由于其MCU工作頻率很低，所以能夠達(dá)到的精度也比較低，而基于AD10200和 FPGA的時(shí)域測(cè)量精度往往可達(dá)10 ns，頻率測(cè)量精度在100 kHz以?xún)?nèi)。適應(yīng)信號(hào)的脈寬范圍在100 ns～1 ms之間；重復(fù)周期在0.05～100ms：頻率在0.1 Hz～50 MHz。

　　AD10200是高速采樣芯片，其中內(nèi)嵌變壓器，因此采樣電路外部不再需要變壓器，使得電路設(shè)計(jì)更為簡(jiǎn)單；最低采樣速率為105 MSPS，具有3.3 V或者5 V CMOS兼容輸出電平，雙通道12位采樣，補(bǔ)碼形式輸出，每個(gè)通道功耗為0.850W。通常可應(yīng)用于雷達(dá)中頻信號(hào)接收機(jī)、相位組接收機(jī)、通信接收機(jī)、 GPS抗干擾接收機(jī)等。

　　StratixⅡ是Altera公司的中高端主流產(chǎn)品，該產(chǎn)品采用1.2 V、90 nm、9層信號(hào)走線，全銅SRAM工藝制造。StratixⅡ內(nèi)嵌RAM塊、DSP塊、鎖相環(huán)(PLL)和外部存儲(chǔ)器接口，同時(shí)，StratixⅡ也增加了全新的邏輯結(jié)構(gòu)一自適應(yīng)邏輯模塊(ALM)，因而增加了動(dòng)態(tài)相位對(duì)準(zhǔn)(DPA)電路和對(duì)新的外部存儲(chǔ)器接口的支持。AD芯片可以穩(wěn)定工作在100 MHz，F(xiàn)PGA速度可高達(dá)幾百M(fèi)Hz，故可保證系統(tǒng)的測(cè)量精度。

　　1測(cè)量原理

　　1.1時(shí)域測(cè)量原理

　　時(shí)域測(cè)量包括脈寬(PW)測(cè)量和脈沖重復(fù)周期(Pri)測(cè)量，時(shí)域測(cè)量在FPGA中可利用數(shù)字化技術(shù)實(shí)現(xiàn)。AD的兩路輸入為兩路正交中頻信號(hào)。經(jīng)過(guò)Cordic算法，即幅相解算之后獲得幅度和相位信息，其中利用幅度信息測(cè)得時(shí)域參數(shù)，其原理圖如圖1所示。

　　當(dāng)脈沖信號(hào)進(jìn)入FPGA后，將首先進(jìn)行門(mén)限判定，以將不規(guī)則的脈沖信號(hào)進(jìn)行整形并變?yōu)橐?guī)則的脈沖信號(hào)。整形后，在脈沖信號(hào)上升沿啟動(dòng)脈寬計(jì)數(shù)器和重復(fù)周期計(jì)數(shù)器，而在該脈沖信號(hào)的下降沿鎖存脈寬計(jì)數(shù)器并且在下個(gè)脈沖信號(hào)上升沿鎖存重復(fù)周期計(jì)數(shù)器；由此即可得到脈寬和重復(fù)周期的量化值N和M，然后再通過(guò)工作時(shí)鐘的計(jì)算，就可得出脈寬和重復(fù)周期。

　　1.2頻域參數(shù)測(cè)量

　　頻域參數(shù)測(cè)量可由兩路正交信號(hào)所攜帶的相位信息得到。對(duì)于輸入正交采樣I、Q兩路序列，則可通過(guò)求反正切得到角度序列 θ(n)=arctg(I(n／Q(n)，但此時(shí)得到的角度序列是周期性分布在(0，2π)之間的，因此需對(duì)此角度進(jìn)行解模糊，可將角度序列解為遞增直線，然后按照如下公式進(jìn)行解模糊，并得到新的角度序列φ(n)：

　　通過(guò)以上公式可以準(zhǔn)確計(jì)算出脈內(nèi)信號(hào)頻率，從而達(dá)到測(cè)頻的目的。

　　2系統(tǒng)硬件電路設(shè)計(jì)

　　基于AD10200和FPGA芯片EP2S30F48414的脈沖信號(hào)測(cè)量系統(tǒng)的硬件電路原理如圖2所示。此系統(tǒng)的輸入信號(hào)要求為兩路正交信號(hào)，正交信號(hào)在基帶數(shù)字信號(hào)處理中經(jīng)常要用到，它可以通過(guò)多種方法來(lái)實(shí)現(xiàn)，如模擬器件下變頻或者是數(shù)字正交下變頻等技術(shù)。IQ兩路正交信號(hào)的特點(diǎn)為幅度相仿，相位相差90度。AD采樣芯片負(fù)責(zé)將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)；電源芯片用于為AD、FPGA和MAX232供電；晶振用于提供工作時(shí)鐘，選擇24.576 MHz晶振的原因是因?yàn)镕PGA與計(jì)算機(jī)串口通信時(shí)還要實(shí)現(xiàn)一個(gè)模擬串口，而選用24.576 MHz可以剛好模擬出9600 bit／s的波特率，從而可減少誤碼率：外部復(fù)位可為FPGA提供外部復(fù)位信號(hào)。MAX232是一個(gè)常用的電平轉(zhuǎn)換芯片，可以將FPGA輸出的LVTTL 3.3 V電平轉(zhuǎn)換為串口電平，以便被計(jì)算機(jī)UART口所識(shí)別和接收。由以上芯片組成的系統(tǒng)工作頻率為100 MHz，可實(shí)現(xiàn)快速、高精度地脈寬和頻率測(cè)量。其中采樣芯片和FPGA的硬件連接圖如圖3所示。

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　　3FPGA軟件設(shè)計(jì)

　　本系統(tǒng)中的時(shí)域參數(shù)測(cè)量和頻域參數(shù)測(cè)量工作由FPGA擔(dān)任，其輸入為正交信號(hào)兩路序列，輸出分別為脈寬(PW)、重復(fù)周期(Pri)和頻率(f)。FPGA中的數(shù)字信號(hào)處理流程如圖4所示。

　　圖中，I(n)和Q(n)為兩路正交信號(hào)序列；A (n)為幅度信息序列；為相位信息序列。

　　兩路正交信號(hào)I(n)和Q(n) 序列經(jīng)過(guò)幅相解算后，即可得到幅度序列和相位序列。對(duì)于幅度序列，經(jīng)過(guò)低通濾波和歸一化，可得到規(guī)則脈沖，再按時(shí)域參數(shù)測(cè)量原理得到PW和Pri；對(duì)于相位序列，按照頻率測(cè)量原理可得到頻率f；然后將PW、Pri及f值存人雙口RAM，再將所存數(shù)據(jù)通過(guò)模擬串口從FPGA的通用I／O口傳出，經(jīng)MAX232電平轉(zhuǎn)換后輸入到計(jì)算機(jī)串口中，最后通過(guò)上位機(jī)顯示出來(lái)，以實(shí)現(xiàn)人機(jī)通信。

　　4結(jié)束語(yǔ)

　　本系統(tǒng)的輸入信號(hào)要求為正交信號(hào)，通常可用于通信和雷達(dá)信號(hào)的后端數(shù)字信號(hào)處理。本系統(tǒng)采用相位差分算法來(lái)計(jì)算頻率，運(yùn)算簡(jiǎn)單，F(xiàn)PGA速度可以?xún)?yōu)化到200 M本系統(tǒng)利用了采樣芯片和FPGA的高速性，從而實(shí)現(xiàn)了很高的測(cè)量精度和實(shí)時(shí)檢測(cè)的目的；由于采用模擬串口進(jìn)行傳輸，故其抗干擾性能較好。